软件版本：VIVADO2021.1
操作系统：WIN10 64bit
硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA
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1 概述
我们知道I2C总线具备广泛的用途，比如寄存器的配置，EEPROM的使用，更重要的是I2C总线上可以挂载非常多的外设。 对于一些低速器件的访问非常节省IO资源，由于是标准的总线接口，使用起来非常方便。I2C总线是OC开路，支持双向传输，所以总线上需要上拉电阻，如下图。
2 I2C总线协议
由于这节课讲解的I2C是基于ZYNQ的I2C控制器，实际上可以不需要非常清楚I2C的详细时序，但是作为初学者，如果第一次学习I2C总线的，还是有必要学习下。
I2C协议把传输的消息分为两种类型的帧：
一个地址帧 ：用于master指明消息发往哪个slave；
一个或多个数据帧： 由master发往slave的数据（或由slave发往master），每一帧是8-bit的数据。
注：协议要求每次放到SDA上的字节长度必须为8位，并且每个字节后须跟一个ACK位，在下面会讲到。
数据在SCL处于低电平时放到SDA上，并在SCL变为高电平后进行采样。读写数据和SCL上升沿之间的时间间隔是由总线上的设备自己定义的，不同芯片可能有差异。
I2C数据传输的时序图如下：
1、开始条件（start condition）：
为了标识传输正式启动，master设备会将SCL置为高电平（当总线空闲时，SDA和SCL都处于高电平状态），然后将SDA拉低，这样，所有slave设备就会知道传输即将开始。如果两个master设备在同一时刻都希望获得总线的所有权，那么谁先将SDA拉低，谁就赢得了总线的控制权。在整个通信期间，可以存在多个start来开启每一次新的通信序列（communication sequence），而无需先放弃总线的控制权，后面会讲到这种机制。
2、地址帧（address frame）：
地址帧总是在一次通信的最开始出现。一个7-bit的地址是从最高位（MSB）开始发送的，这个地址后面会紧跟1-bit的操作符，1表示读操作，0表示写操作。
3、应答AC K/NACK
接下来的一个bit是NACK/ACK，当这个帧中前面8bits发送完后，接收端的设备获得SDA控制权，此时接收设备应该在第9个时钟脉冲之前回复一个ACK（将SDA拉低）以表示接收正常，如果接收设备没有将SDA拉低，则说明接收设备可能没有收到数据（如寻址的设备不存在或设备忙）或无法解析收到的消息，如果是这样，则由master来决定如何处理（stop或repeated start condition）。
4、数据帧（data frames）：
在地址帧发送之后，就可以开始传输数据了。Master继续产生时钟脉冲，而数据则由master（写操作）或slave（读操作）放到SDA上。每个数据帧8bits，数据帧的数量可以是任意的，直到产生停止条件。每一帧数据传输（即每8-bit）之后，接收方就需要回复一个ACK或NACK（写数据时由slave发送ACK，读数据时由master发送ACK。当master知道自己读完最后一个byte数据时，可发送NACK然后接stop condition）。
5、停止条件（stop condition）：
当所有数据都发送完成时，master将产生一个停止条件。停止条件定义为：在SDA置于低电平时，将SCL拉高并保持高电平，然后将SDA拉高。
注意，在正常传输数据过程中，当SCL处于高电平时，SDA上的值不应该变化，防止意外产生一个停止条件。
6、重复开始条件（repeated start condition）：
有时master需要在一次通信中进行多次消息交换（例如与不同的slave传输消息，或切换读写操作），并且期间不希望被其他master干扰，这时可以使用"重复开始条件" —— 在一次通信中，master可以产生多次start condition，来完成多次消息交换，最后再产生一个stop condition结束整个通信过程。由于期间没有stop condition，因此master一直占用总线，其他master无法切入。
为了产生一个重复的开始条件，SDA在SCL低电平时拉高，然后SCL拉高。接着master就可以产生一个开始条件继续新的消息传输（按照正常的7-bit/10-bit地址传输时序）。重复开始条件的传输时序如下图所示：
7、时钟拉伸（clock stretching）（了解即可）：
有时候，低速slave可能由于上一个请求还没处理完，尚无法继续接收master的后续请求，即master的数据传输速率超过了slave的处理能力。这种情况下，slave可以进行时钟拉伸来要求master暂停传输数据 —— 通常时钟都是由master提供的，slave只是在SDA上放数据或读数据。而时钟拉伸则是slave在master释放SCL后，将SCL主动拉低并保持，此时要求master停止在SCL上产生脉冲以及在SDA上发送数据，直到slave释放SCL（SCL为高电平）。之后，master便可以继续正常的数据传输了。可见时钟拉伸实际上是利用了时钟同步的机制（见下文），只是时钟由slave产生。
如果系统中存在这种低速slave并且slave实现了clock stretching，则master必须实现为能够处理这种情况，实际上大部分slave设备中不包含SCL驱动器的，因此无法拉伸时钟。
所以更完整的I2C数据传输时序图为：
8、10-bit地址空间（了解即可）：
上面讲到I2C支持10-bit的设备地址，此时的时序如下图所示：
在10-bit地址的I2C系统中，需要两个帧来传输slave的地址。第一个帧的前5个bit固定为b11110，后接slave地址的高2位，第8位仍然是R/W位，接着是一个ACK位，由于系统中可能有多个10-bit slave设备地址的高2bit相同，因此这个ACK可能由多个slave设备设置。第二个帧紧接着第一帧发送，包含slave地址的低8位（7:0），接着该地址的slave回复一个ACK（或NACK）。
注意，10-bit地址的设备和7-bit地址的设备在一个系统中是可以并存的，因为7-bit地址的高5位不可能是b11110。实际上对于7-bit的从设备地址，合法范围为b0001XXX-b1110XXX，'X'表示任意值，因此该类型地址最多有112个（其他为保留地址[1]）。
两个地址帧传输完成后，就开始数据帧的传输了，这和7-bit地址中的数据帧传输过程相同。
9、时钟同步和仲裁（了解即可）：
如果两个master都想在同一条空闲总线上传输，此时必须能够使用某种机制来选择将总线控制权交给哪个master，这是通过时钟同步和仲裁来完成的，而被迫让出控制权的master则需要等待总线空闲后再继续传输。在单一master的系统上无需实现时钟同步和仲裁。
10、时钟同步（了解即可）：
时钟同步是通过I2C接口和SCL之间的线"与"（wired-AND）来完成的，即如果有多个master同时产生时钟，那么只有所有master都发送高电平时，SCL上才表现为高电平，否则SCL都表现为低电平。
11、总线仲裁（了解即可）：
总线仲裁和时钟同步类似，当所有master在SDA上都写1时，SDA的数据才是1，只要有一个master写0，那此时SDA上的数据就是0。一个master每发送一个bit数据，在SCL处于高电平时，就检查看SDA的电平是否和发送的数据一致，如果不一致，这个master便知道自己输掉仲裁，然后停止向SDA写数据。也就是说，如果master一直检查到总线上数据和自己发送的数据一致，则继续传输，这样在仲裁过程中就保证了赢得仲裁的master不会丢失数据。
输掉仲裁的master在检测到自己输了之后也不再产生时钟脉冲，并且要在总线空闲时才能重新传输。
仲裁的过程可能要经过多个bit的发送和检查，实际上两个master如果发送的时序和数据完全一样，则两个master都能正常完成整个的数据传输。
20 I2C MASTER控制器驱动设计
1 系统框图
I2C Master控制器主要包含I2C收发数据状态机，SCL时钟分频器、发送移位模块、接收移位模块、空闲控制忙指示模块。SCL和SDA的输出逻辑和时序通过SCL和I2C状态机控制。
重点介绍关键信号：
IO_sda为I2C双向数据总线
O_scl为I2C时钟
I_wr_cnt写数据字节长度，包含了器件地址，发送I_iic_req前，预设该值
I_rd_cnt读数据字节长度，仅包含读回有效部分，发送I_iic_req前，预设该值
I_wr_data写入的数据
O_rd_data读出的数据，如果是读请求，当O_iic_busy从高变低代表数据读回有效
I_iic_req I2C操作请求，根据I_rd_cnt是否大于0决定是否有读请求
I_iic_mode是否支持随机读写，发送I_iic_req前，预设该值
O_iic_busy总线忙
2 状态机设计
所有的SDA和SCL控制依据状态机设计。
IDLE:在IDLE状态，当iic_req请求有效代表一次全新的传输，进入I2C START启动传输阶段，如果rd_req有效代表目前要进行repeated start，也是进入START状态。
START:在START状态对bcnt进行初始化，设置需要发送的bit数量,因为不管是写操作，还是随机读操作，I2C总线协议要求，都要发送器件地址。因此在START后发送7Bit的器件地址和1bit的读/写位。
W_WAIT:在此阶段发送一个完整的8bit数据，发送移位模块也会在此阶段对数据移位。
W_ACK:对于写操作，SLAVE设备响应ACK，如果还有数据需要些，则回到W_WAIT;如果还要进行读操作，则回到IDLE产生一次Repeated Start;如果已经完成所有数据发送，也没有数据需要读，则进入STOP1
R_WAIT:在此阶段完成8bits数据接收，接收移位模块工作，之后进入R_ACK
R_ACK:响应NACK，如果还有数据需要接收，则再次进入R_WAIT,否则进入STOP1，完成本次传输。
STOP1:产生停止位，SDA=0 SDA=1，进入STOP1
SOTP2:产生停止位，SDA=1 SDA=1,回到IDLE
3 程序源码
/*******************************I2C控制器 MASTER********************* --以下是米联客设计的I2C总线MASTER控制器 --1.代码简洁，占用极少逻辑资源，代码结构清晰，逻辑设计严谨 --2.使用方便，只需要把发送的数据放入寄存器，就可以自动支持任意长度的写数据 --3.使用方便，只需要把读的数据告知控制器，就可以自动支持任意长度的读数据 --4.1.1版本，升级了iic_bus_error标志信号，当总线写操作没有ACK返回，设置iic_bus_error，可以通过观察iic_bus_error查看总线是否有错误 *********************************************************************/ `timescale 1ns / 1ns //仿真刻度/精度
module uii2c# ( parameter integer WMEN_LEN = 8'd0,//写长度，以字节为单位，包含器件地址 parameter integer RMEN_LEN = 8'd0,//读长度，以字节为单位，不包含器件地址 parameter integer CLK_DIV = 16'd499// I2C时钟分频系数 ) ( input wire I_clk,//系统时钟输入 input wire I_rstn,//系统复位，低电平有效 output reg O_iic_scl = 1'b0,//I2C时钟SCL inout wire IO_iic_sda,//I2C 数据总线 input wire [WMEN_LEN*8-1'b1:0]I_wr_data,//写数据寄存器，其中WMEN_LEN设置了最大支持的数据字节数，越大占用的FPGA资源越多 input wire [7:0]I_wr_cnt,//写数据计数器，代表写了多少个字节 output reg [RMEN_LEN*8-1'b1:0]O_rd_data = 0,//读数据寄存器，其中RMEN_LEN设置了最大支持的数据字节数，越大占用的FPGA资源越多 input wire [7:0]I_rd_cnt,//读数据计数器 input wire I_iic_req,//I_iic_req == 1 使能I2C传输 input wire I_iic_mode,//I_iic_mode = 1 随机读 I_iic_mode = 0 读当前寄存器或者页读 output reg O_iic_busy = 1'b0,//I2C控制器忙 output reg O_iic_bus_error, //I2C总线，无法读到正确ACK出错 output reg IO_iic_sda_dg );
localparam IDLE = 4'd0;//I2C 总线空闲状态 localparam START = 4'd1;//I2C 总线启动 localparam W_WAIT = 4'd2;//I2C 总线等待写完成 localparam W_ACK = 4'd3;//I2C 总线等待写WACK localparam R_WAIT = 4'd4;//I2C 总线等待读完成 localparam R_ACK = 4'd5;//I2C 总线等待读RACK localparam STOP1 = 4'd6;//I2C 总线产生停止位 localparam STOP2 = 4'd7;//I2C 总线产生停止位
localparam SCL_DIV = CLK_DIV/2;
localparam OFFSET = SCL_DIV - SCL_DIV/4;//设置I2C总线的SCL时钟的偏移，以满足SCL和SDA的时序要求，外部的SCL延迟内部的半周期的四分之三
reg [2:0] IIC_S = 4'd0; //I2C 状态机 //generate scl reg [15:0] clkdiv = 16'd0; //I2C 时钟分频寄存器 reg scl_r = 1'b1; //I2C控制器的SCL内部时钟 reg sda_o = 1'b0; //I2C控制器的SDA reg scl_clk = 1'b0; //I2C控制器内部SCL时钟，与外部时钟存在OFFSET参数设置的相位偏移 reg [7:0] sda_r = 8'd0; //发送寄存器 reg [7:0] sda_i_r = 8'd0; //接收寄存器 reg [7:0] wcnt = 8'd0; //发送数据计数器，以byte为单位 reg [7:0] rcnt = 8'd0; //接收数据计数器，以byte为单位 reg [2:0] bcnt = 3'd0; //bit计数器 reg rd_req = 1'b0; //读请求，当判断到需要读数据，内部状态机中设置1 wire sda_i; //sda 输入 wire scl_offset; //scl 时钟偏移控制
//assign sda_i = (IO_iic_sda == 1'b0) ? 1'b0 : 1'b1; //读总线 //assign IO_iic_sda = (sda_o == 1'b0) ? 1'b0 : 1'bz; //写总线，1'bz代表高阻，I2C外部通过上拉电阻，实现总线的高电平
PULLUP PULLUP_inst (.O(iic_sda));
//XILINX I2C 用IOBUF实现控制 IOBUF #( .DRIVE(12), // Specify the output drive strength .IBUF_LOW_PWR("TRUE"), // Low Power - "TRUE", High Performance = "FALSE" .IOSTANDARD("DEFAULT"), // Specify the I/O standard .SLEW("SLOW") // Specify the output slew rate ) IOBUF_inst ( .O(sda_i), // Buffer output .IO(IO_iic_sda), // Buffer inout port (connect directly to top-level port) .I(sda_o), // Buffer input .T(sda_o) // 3-state enable input, high=input, low=output );
//scl 时钟分频器 always@(posedge I_clk) if(clkdiv < SCL_DIV) clkdiv <= clkdiv + 1'b1; else begin clkdiv <= 16'd0; scl_clk <= !scl_clk; end
assign scl_offset = (clkdiv == OFFSET);//设置scl_offset的时间参数 always @(posedge I_clk) O_iic_scl <= scl_offset ? scl_r : O_iic_scl; //O_iic_scl延迟scl_offset时间的scl_r
//采集I2C 数据总线sda always @(posedge I_clk) IO_iic_sda_dg <= sda_i;
//当IIC_S状态机处于，同时空闲状态，设置SCL为高电平，同时也是空闲，停止状态，用于产生起始位和停止位时序，否则寄存scl_clk时钟 always @(*) if(IIC_S == IDLE || IIC_S == STOP1 || IIC_S == STOP2) scl_r <= 1'b1; else scl_r <= scl_clk;
//当进入IIC_S状态为启动、停止设置sda=0，结合scl产生起始位，或者(IIC_S == R_ACK && (rcnt != I_rd_cnt) sda=0，用于产生读操作的ACK always @(*) if(IIC_S == START || IIC_S == STOP1 || (IIC_S == R_ACK && (rcnt != I_rd_cnt))) sda_o <= 1'b0; else if(IIC_S == W_WAIT) sda_o <= sda_r[7]; else sda_o <= 1'b1; //否则其他状态都为1，当(IIC_S == R_ACK && (rcnt == I_rd_cnt) 产生一个NACK
//I2C数据发送模块，所有的写数据都通过此模块发送 always @(posedge scl_clk) if(IIC_S == W_ACK || IIC_S == START)begin//IIC_S=START和W_ACK，把需要发送的数据，寄存到sda_r sda_r <= I_wr_data[(wcnt*8) +: 8];//寄存需要发发送的数据到sda_r if( rd_req ) sda_r <= {I_wr_data[7:1],1'b1};//对于读操作，rd_req由内部代码产生，当写完第一个数据(器件地址)，后通过判断I_rd_cnt，确认是否数据需要读 end else if(IIC_S == W_WAIT)//当W_WAT状态，通过移位操作，把数据发送到数据总线 sda_r <= {sda_r[6:0],1'b1};//移位操作 else sda_r <= sda_r;
//sda data bus read and hold data to O_rd_data register when IIC_S=R_ACK //I2C数据接收模块，I2C读期间，把数据通过移位操作，移入O_rd_data always @(negedge scl_clk)begin if(IIC_S == R_WAIT ) //当IIC_S == R_WAIT ||IIC_S == W_ACK(如果读操作，第1个BIT是W_ACK这个状态读)启动移位操作 sda_i_r <= {sda_i_r[6:0],sda_i}; else if(IIC_S == R_ACK)//当IIC_S == R_ACK,完成一个BYTE读，把数据保存到O_rd_data O_rd_data[((rcnt-1'b1)*8) +: 8] <= sda_i_r[7:0]; else if(IIC_S == IDLE)//空闲状态，重置sda_i_r sda_i_r <= 8'd0; end
//总线忙状态 always @(posedge scl_clk or negedge I_rstn )begin if(I_rstn == 1'b0) O_iic_busy <= 1'b0; else begin if((I_iic_req == 1'b1 || rd_req == 1'b1 || O_iic_bus_error))//I_iic_req == 1'b1 || rd_req == 1'b1总线进入忙状态 O_iic_busy <= 1'b1; else if(IIC_S == IDLE) O_iic_busy <= 1'b0; end end
//总线忙状态 always @(negedge scl_clk or negedge I_rstn )begin if(I_rstn == 1'b0) O_iic_bus_error <= 1'b0; else begin if(IIC_S == W_ACK && sda_i == 1'b1)//I_iic_req == 1'b1 || rd_req == 1'b1总线进入忙状态 O_iic_bus_error <= 1'b1; else if(I_iic_req == 0) O_iic_bus_error <= 1'b0; end end
//I2C Master控制器状态机 always @(posedge scl_clk or negedge I_rstn )begin if(I_rstn == 1'b0)begin //异步复位，复位相关寄存器 wcnt <= 8'd0; rcnt <= 8'd0; rd_req <= 1'b0; IIC_S <= IDLE; end else begin case(IIC_S) //sda = 1 scl =1 IDLE:begin//在空闲状态，sda=1 scl=1 if(I_iic_req == 1'b1 || rd_req == 1'b1) //当I_iic_req == 1'b1代表启动传输 当 rd_req == 1'b1 代表读操作需要产生repeated start 重复启动 IIC_S <= START; //进入START状态 else begin wcnt <= 8'd0; //复位计数器 rcnt <= 8'd0; //复位计数器 end end START:begin //这个状态，前面的代码，先设置sda = 0，scl_offset参数设置了scl_clk时钟的偏移，之后 scl_clk =0 即scl =0 产生起始位或者重复起始位 bcnt <= 3'd7; //设置bcnt的初值 IIC_S <= W_WAIT;//进入发送等待 end W_WAIT://等待发送完成，这里发送8bits 数据，写器件地址，写寄存器地址，写数据，都在这个状态完成 begin if(bcnt > 3'd0)//如果8bits没发送完，直到发送完 bcnt <= bcnt - 1'b1; //bcnt计数器，每发送1bit减1 else begin //8bits发送完毕 wcnt <= wcnt + 1'b1; //wcnt计数器，用于记录已经写了多少字节 IIC_S <= W_ACK;//进入W_ACK状态 end end W_ACK://等待WACK，此阶段，也判断是否有读操作 begin if(wcnt < I_wr_cnt)begin //判断是否所有数据发送(写)完成 bcnt <= 3'd7; //如果没有写完，重置bcnt IIC_S <= W_WAIT;//继续回到W_WAIT等待数据发送(写)完成 end else if(I_rd_cnt > 3'd0)begin//I_rd_cnt > 0代表有数据需要读，I_rd_cnt决定了有多少数据需要读 if(rd_req == 1'b0 && I_iic_mode == 1'b1)begin //对于第一次写完器件地址，如果I_iic_mode==1代表支持随机读 rd_req <= 1'b1;//设置rd_req=1，请求读操作 IIC_S <= IDLE; //设置状态进入IDLE，根据rd_req的值会重新产生一次为读操作进行的repeated重复start end else //如果之前已经完成了repeated重复start，那么读操作进入读数据阶段 IIC_S <= R_WAIT;//进入读等待 bcnt <= 3'd7;//设置bcnt的初值 end else //如果所有的发送完成，也没数据需要读，进入停止状态 IIC_S <= STOP1; end R_WAIT://等待读操作完成 begin rd_req <= 1'b0;//重置读请求rd_req=0 bcnt <= bcnt - 1'b1; //bit 计数器 if(bcnt == 3'd0)begin //当8bits数据读完 rcnt <= (rcnt < I_rd_cnt) ? (rcnt + 1'b1) : rcnt;//判断是否还有数据需要读 IIC_S <= R_ACK;//进入R_ACK end end R_ACK://R_ACK状态产生NACK begin bcnt <= 3'd7;//重置读请求bcnt计数器 IIC_S <= (rcnt < I_rd_cnt) ? R_WAIT : STOP1; //如果所有数据读完，进入停止状态 end STOP1:begin//产生停止位 sda = 0 scl = 1 rd_req <= 1'b0; IIC_S <= STOP2; end STOP2://产生停止位 sda = 1 scl = 1 IIC_S <= IDLE; default: IIC_S <= IDLE; endcase end end
endmodule |
4 程序分析
以简单写1个字节来说明关键的顺序设计。
所有的控制逻辑以IIC_S状态机的状态，以及内部时钟scl_clk为主要时序来控制。写操作内部同步时序全部以scl_clk的上升沿进行，为了满足数据Tsu和Thd,设计scl延迟于scl_r半周期的四分之三 OFFSET = CLK_DIV - CLK_DIV/4。这样对于SLAVE接收来说具有足够的Tsu和Thd
对于读操作，每个scl_sck的下降沿采集总线，由于scl完成了相位调整，也是非常容易满足Tsu和Thd。