参考:
Verilog实例化时的参数传递--即#的用法和defparam的用法_verilog #-CSDN博客
FPGA学习-Verilog例化说明_fpga中的例化-CSDN博客
在对参数例化时,如果模块用#例化常量,子模块也对该参数有定义时,参数实际值为顶层模块例化的值。
Verilog实例化时的参数传递--即#的用法和defparam的用法_verilog #-CSDN博客
FPGA学习-Verilog例化说明_fpga中的例化-CSDN博客
在对参数例化时,如果模块用#例化常量,子模块也对该参数有定义时,参数实际值为顶层模块例化的值。