526互联

原语xilinx fpga

基于FPGA的LFSR16位伪随机数产生算法实现,可以配置不同的随机数种子和改生成多项式,包含testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 LFSR（线性反馈移位寄存器）提供了一种在微控制器上快速生成非序列数字列表的简单方法。生成伪随机数只需要右移操作和 XOR 操作。LFSR 完全由其多项式指定。例如，6千-次多项式与每个项存在用方程 x 表示6+ x ......
随机数 多项式 算法 testbench 种子

FPGA流水灯

使用Verilog语言实现8个led流水灯，源码如下： ```verilog module led_test( input clk, //50MHz input reset_n, output reg [7:0] led //output 8 leds ); reg [31:0] cnt; //计数 ......
流水 FPGA

低成本FPGA的MIPI测试GOWIN和LATTICE CROSSLINK

本次实验MIPI屏,2.0寸，分辨率是240*320 RGB888, 接口如下： 接上IO就是RST和MIPI的时钟和数据接口，另外就是电源和地。 一：GOWIN的测试方案 Gowin的案例中，首先是软件要升级到Gowin_V1.9.8以上版本。使用的是IP是mpi-tx_adanve,这个IP才支 ......
CROSSLINK 成本 LATTICE GOWIN FPGA

m基于FPGA的PID控制器实现,包含testbench测试程序,PID整定通过matlab使用RBF网络计算

1.算法仿真效果 vivado2019.2、matlab2022a仿真结果如下： 2.算法涉及理论知识概要 PID控制器产生于1915年，PID控制律的概念最早是由LYAPIMOV提出的，到目前为止，PID控制器以及改进的PID控制器在工业控制领域里最为常见。PID控制器（比例-积分-微分控制器）， ......
控制器 PID testbench 程序 matlab

m基于FPGA的LDPC最小和译码算法verilog实现,包括testbench和matlab辅助验证程序

1.算法仿真效果 matlab2022a/vivado2019.2仿真结果如下： matlab仿真： 0.5码率，H是4608×9216的矩阵。 FPGA仿真： 对比如下： 2.算法涉及理论知识概要 LDPC译码分为硬判决译码和软判决译码。 硬判决译码又称代数译码，主要代表是比特翻转（BF）译码算法 ......
译码 算法 testbench verilog 程序

基于FPGA的医学图像中值滤波verilog实现,包括testbench和MATLAB验证程序

1.算法仿真效果 matlab2022a/Vivado2019.2仿真结果如下： 通过matlab产生带噪声医学图片： FPGA仿真： 通过MATLAB读取FPGA的仿真数据，并显示滤波后图像： 2.算法涉及理论知识概要 中值滤波是一种非线性数字滤波器技术，经常用于去除图像或者其它信号中的噪声。这个 ......
中值 testbench 图像 verilog 医学

fpga 一月学习记录

# fpga 一月学习记录 4月初，导师突然接了一个fpga开发的项目，把我和另一个同学叫过来，让我们速成，学习了2个星期Verilog语法，了解了一下vivado的使用，虽然最终项目因故中止，但是一个月的fpga学习也值得记录一下。我的主要工作内容是实现一个数据接口转换，具体因为没有下板成功就不说 ......
fpga

基于状态机方法的按键消抖模块FPGA实现,包括testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 系统RTL图： 2.算法涉及理论知识概要 状态机，FSM（Finite State Machine），也称为同步有限状态机从。指的是在同步电路系统中使用的，跟随同步时钟变化的，状态数量有限的状态机，简称状态机。 状态机分类 根据状态机的输出是 ......
按键 testbench 模块 状态 方法

基于FPGA的HDB3编译码verilog实现,包括testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 数字基带信号的传输是数字通信系统的重要组成部分。在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。采用AMI码的信号交替反转，有可能出现四连零现象，这不利于接收端的定时信号提取。而HDB3码 ......
译码 testbench verilog FPGA HDB3

基于FPGA的LMS自适应滤波器verilog实现,包括testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 自适应算法是数字信号处理（DSP）的主体。它们被用于各种应用，包括声学回声消除、雷达制导系统、无线信道估计等。 自适应算法用于估算随时间变化的信号。有许多自适应算法，如递归最小二乘（RLS）和卡尔曼滤波，但最常用的是 ......
滤波器 testbench verilog FPGA LMS

基于FPGA的Hamming编译码verilog开发实现,包括testbench测试程序

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 汉明码（Hamming Code），是在电信领域的一种线性调试码，以发明者理查德·卫斯里·汉明的名字命名。汉明码在传输的消息流中插入验证码，当计算机存储或移动数据时，可能会产生数据位错误，以侦测并更正单一比特错误。由 ......
译码 testbench Hamming verilog 程序

基于FPGA的16QAM调制器verilog实现,包括testbench,并通过MATLAB显示FPGA输出信号的星座图

1.算法仿真效果 matlab2022a/vivado2019.2仿真结果如下： 将FPGA仿真的数据导出，然后在matlab中将数据通过噪声之后，可以得到如下的星座图效果。 fpga工程版本信息： <?xml version="1.0" encoding="UTF-8"?> <!-- Produc ......
调制器 FPGA testbench 信号 verilog

AMD Xilinx AXI Interrupt Controller 中断优先级

中断优先级 AXI Interrupt Controller支持中断优先级。 在Vivado Block Design中， bit-0连接的中断优先级最高， 越靠近bit-0的中断优先级最高。 AXI Interrupt Controller的手册pg099中的描述如下： Priority betw ......
优先级 Controller Interrupt Xilinx AMD

基于FPGA的低通滤波器,通过verilog实现并提供testbench测试文件

1.算法仿真效果 matlab2022a仿真结果如下： 2.算法涉及理论知识概要 FIR(Finite Impulse Response)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应 ......
滤波器 testbench verilog 文件 FPGA

AMD Artix 7 FPGA OTA 在线升级的实现

测试环境 参考文档 xtp226-ac701-multiboot-c-2015-1.pdf ug470_7Series_Config.pdf xapp1247-multiboot-spi.pdf ug952-ac701-a7-eval-bd.pdf ug1579-microblaze-embedde ......
在线升级 Artix FPGA AMD OTA

基于FPGA的FSK调制解调系统verilog开发

1.算法仿真效果 VIVADO2019.2仿真结果如下： 2.算法涉及理论知识概要 频移键控是利用载波的频率变化来传递数字信息。数字频率调制是数据通信中使用较 早的一种通信方式，由于这种调制解调方式容易实现，抗噪声和抗衰减性能较强，因此在 中低速数字通信系统中得到了较为广泛的应用。 在二进制频移键控 ......
verilog 系统 FPGA FSK

Xilinx Artix-7系列 FPGA器件XC7A100T-1FGG484I、XC7A200T-L2FFG1156E现场可编程门阵列芯片

产品简介：Xilinx® Artix -7系列 FPGA 重新定义了成本敏感型解决方案，功耗比上一代产品降低了一半，同时为高带宽应用提供一流的收发器和信号处理能力。这些设备基于 28 纳米 HPL 工艺构建，提供一流的性能功耗比。与 MicroBlaze™ 软处理器一起，Artix-7 FPGA 非 ......
门阵列 可编 XC7A XC7 器件

广州星嵌DSP/FPGA/ARM开发板选型手册2023

广州星嵌电子科技有限公司是一家专注嵌入式核心板研发、设计和生产的企业。 提供以ARM、DSP、FPGA为核心处理器的工业核心板、开发套件、项目定制服务。 DSP/FPGA/ARM开发板选型手册2023，欢迎下载，敬请参阅！ 链接：https://pan.baidu.com/s/1NGTb6JSyEF ......
手册 2023 FPGA DSP ARM

基于TI Sitara系列AM5728工业开发板——FPGA视频开发案例分享

前 言 3 1 cameralink_display案例 4 1.1 案例功能 4 1.2 操作说明 4 1.3 关键代码(MicroBlaze) 11 1.4 Vivado工程说明 16 1.5 模块/IP核配置 20 前 言 本文主要介绍FPGA视频开发案例的使用说明，适用开发环境：Window ......
案例 工业 Sitara 视频 5728

从零开始制作示波器--原理图设计之CIS库制作-0-CIS库建立-FPGA元件库建立(xcku5p)（cadence-orcad16.6）

设计中拟采用FPGA+zynq的方案，其中FPGA选型为：XCKU5P-FFVB676AAZ，这是一款676引脚的kintex-U+系列FPGA，此部分介绍其原理图库设计。 1、建元件 先建立一个元件，里面小元件个数随意写个值（后期可更改），其中“package Type”，“Part Number ......
示波器 cadence-orcad 元件 CIS 原理

第5讲 FPGA运算符详解

1 module top( 2 output [31:0] c 3 ); 4 5 localparam [15:0] a = 65535; 6 localparam [15:0] b = 25687; 7 8 9 assign c = a*b; 10 //两个常数相乘，综合后不使用资源，直接综合为一 ......
运算符 FPGA

FPGA与芯片设计差异

FPGA：系统规划->RTL设计->功能仿真->综合->逻辑块映射->布局布线->时序仿真->板级验证与仿真 综合(Synthesis)：用EDA工具将RTL设计的代码翻译成物理电路世界的具体电路（AND/OR/NAND gate/Dflipflop）,可用的EDA工具有Synopsys的Desig ......
芯片 差异 FPGA

基于FPGA的DDS设计,并通过DDS实现ASK,FSK,PSK三种调制

1.算法仿真效果 matlab2013b+QUARTUS 7.2仿真结果如下： 然后使用DDS产生的sin曲线进行ASK,FSK,PSK调制，结果如下： 2.算法涉及理论知识概要 随着现代电子技术的不断发展，很多应用领域对信号的频率的准确度和稳定性要求越来越高，不仅需要单一的固定频率，还需要多点频率 ......
DDS FPGA ASK FSK PSK

Xilinx FPGA 原语

原语，即primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的cout关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT、D触发器、RAM等，相当于软件中的机器语言。在实现过程中的翻译步 ......
原语 Xilinx FPGA

FPGA常见部署介绍和实践

原标题：注意！使用FPGA“代替”CPU，说法不准确！ 问题「用 FPGA 代替 CPU」中，这个「代替」的说法不准确。我们并不是不用 CPU 了，而是用 FPGA 加速适合它的计算任务，其他任务仍然在 CPU 上完成，让 FPGA 和 CPU 协同工作。 为什么使用 FPGA，相比 CPU、GPU ......
常见 FPGA

FPGA是什么-发展原理介绍

今天看了陆奇最近关于大模型的分享,其中提取微软(openai)在做chatgpt训练时,多台服务器之间的通信并非采用的网卡形式,而是使用的fpga进行,这也令我新增了一个知识盲区,于是去了解了,以下是陆奇原文: 做大模型是很难的，很大难度是infra（基础设施）。我在微软的时候，我们每个服务器都不用 ......
原理 FPGA

FPGA终于可以愉快地写代码了！Vivado和Visual Studio Code黄金搭档

如果你是一位FPGA开发者，那么你一定会对VIvado这款软件非常熟悉。但是，对于vivado兼容的第三方编辑器软件，你知道Visual Studio Code吗？这是个非常不错的选择，Visual Studio Code搭配众多插件，能让你FPGA开发如虎添翼，效率飞升！别犹豫了，赶紧来看看本文，... ......
搭档 代码 黄金 Vivado Visual

重新学习Java线程原语

Synchronized曾经是一个革命性的技术，在当前仍然有重要的用途。但是，现在是时候转向更新的Java线程原语，同时重新考虑我们的核心逻辑。 自从Java第一个测试版以来，我就一直在使用它。从那时起，线程就是我最喜欢的特性之一。Java是第一种在编程语言本身中引入线程支持的语言。那是一个具有争议 ......
原语 线程 Java

【FPGA】MIG IP核使用时出现的问题

我在使用MIG IP核进行数据的读写的时候出现了一个问题。 我使用了两个数据生成器来生成写入DDR的数据，它们两个写入的时序一模一样，但是数据读出的时候发现其中一个数据生成器的第一个数据并没有写进去。 截图如下， 使用自己写的conv_data_generator生成的数据 （输入时序） （输出时序 ......
问题 FPGA MIG

【FPGA】vivado使用时的问题汇总

今天在使用vivado的时候，出现了之前的错误，但是我忘记了解决方案，只能再去网上找方法。所以我建了个这个问题汇总博客，以后再碰到问题可以先来这里翻一翻。 1、MIG IP核在重新打开工程的时候会丢失一些文件，导致无法仿真，需要重新生成一遍IP核才能够正常使用。 同样的，在Open IP Examp ......
vivado 问题 FPGA
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