verdi vcs

一，基础介绍 VCS用来编译仿真verilog/systemverilog，先将HDL源文件转化为C文件，在linux下编译和链接生成可执行文件，运行可执行文件即可得到仿真结果。 编译命令格式 ：vcs sourcefile [compile_time_option] （编译选项用来控制编译过程） ......

1.时钟频率点击，鼠标左键点击波形上升沿，中间滚轮点击，然后选择hz，就显示当前信号时钟频率。 2.窗口乱掉，找不到文件列表，右下角点击弹出选择instance。 3.bus地址查找，选择信号，然后蓝色框选择value，输入地址，点击左右找相同地址的操作。 ......

逻辑仿真工具VCS mismatch,预计的仿真结果和实际仿真结果不同,寻找原因? 首先考虑代码,,不要让代码跑到工具的盲区中 其次考虑仿真工具的问题 +race -- 将竞争冒险的情况写到文件中 不同仿真工具仿真出来的结果不同,不同版本的仿真器,仿真出来的结果不同 RTL级仿真和门级仿真结果不同 ......