1、板载时钟配置。

　　ZC706有200MHz LVDS差分时钟源SiT9102，作为ZYNQ系统参考时钟。

 　　COMMS5板子上有ADCLK846时钟Buffer分路器作为AD9361的时钟源，AD846双路输出，分别作为两个AD9361的单端时钟源。ADCLK846的输入是1.8V有源晶振40MHz

　　

2、复位。

　　位于板子正面右下角的用户按键（SW7，SW8和SW9）可以作为用户给予的FPGA逻辑复位。

 

3、调试接口。

　　在Vivado环境调试时，需要在Hardware Manager里面进行Open Target、Connect HW Server等操作。

　　先在板子上设定好JTAG BOOT模式，然后在Hardware Manager进行设备连接。这个步骤经常需要按键SW2和SW3进行ZYNQ PS复位操作，在Vivado连接不上板子时可以复位PS（拉低D21或B19引脚，分别对应板子SW2的PS_POR_B和SW3的PS_SRST_B和）来重新尝试连接。

 

4、引脚供电和兼容配置。

　　FM-COMMS5板子上给9361的VDD_INTERFACE为1.8V，AD9361的CMOS模式需要VDD_INTERFACE在1.14V~2.625V之间，LVDS模式需要VDD_INTERFACE在1.71V~2.625V之间，所以AD9361可以工作在LVDS模式。对于ZC706的FPGA配置，ZYNQ7045内置LVDS终端负载，而ZC706对连接到FMC HPC和FMC LPC的引脚供电都是VADJ_FPGA，在UG954中Table 1-3说明了VADJ_FPGA是设定为2.5V的。

　　（1）VADJ_FPGA配置方案。

　　VADJ_FPGA是由可调电源芯片LMZ31506（U86）产生的，输出电压幅度是通过其43脚VADJ接电阻到地实现调整，这个输出电压设定电阻是通过模拟开关IDTQS3VH253（U66）连接设定电阻加微调控制完成的。从原理图上得知这个设定电阻有三个选项，分别会产生2.5V，1.8V和3.3V的VADJ_FPGA，这个模拟开关还根据三档输出电压，对LMZ31506的电源开关频率进行相应调整。微调控制（TRIM）是电源监控器UCD90120A（U48）输出的PWM波经RC滤波得到的微调电压。

　　VADJ电阻的调整是选择模拟开关的通道进而选择设定电阻，模拟开关的控制信号是UCD90120A产生的，控制方法是用TI USB Interface Adaptor连接芯片的I2C/PMBus接口和主机，并且使用TI Fusion上位机软件来进行全面的芯片配置。

　　（2）电平兼容性。

　　当VDD_INTERFACE供电域为1.8V，手册上显示AD9361在LVDS模式下的输出电平是：共模1200mV，差分电压大于150mV，对地电压最大1375mV，最小1025mV。

　　对于ZYNQ7045，IO Bank供电为2.5V，需要采用LVDS_25电平，输入电平容许范围为：共模300mV~1500mV标称1200mV，差分电压100mV~600mV标称350mV。

　　如此看来发端AD9361收端ZYNQ的LVDS信号可以正常工作。

　　ZYNQ7045在LVDS_25配置下的输出电平为：共模1000mV~1450mV标称1250mV，差分电压247mV~600mV标称350mV，对地电压最大1675mV，最小700mV。

　　AD9361的LVDS输入电平参数为：差分电压幅度不低于100mV，对地电压825mV~1575mV。

　　在标称值情况下工作时，ZYNQ的LVDS输出对地电压最高可达1600mV，超出AD9361接收LVDS电平的最大值25mV，不过应该不影响正常工作。