ASIC/FPGA异步FIFO小IP。 可用于ASIC设计和FPGA设计。 集成简单方

ASIC/FPGA异步FIFO小IP。

可用于ASIC设计和FPGA设计。

集成简单方便，配置灵活。

其相关Feature如下所示：

1) 纯异步设计。

读写时钟异步。

2) FIFO空满标志

3)支持FLUSH操作。

4)FIFO深度及位宽可扩展。

其中深度支持2的整数幂；位宽支持任意可配。

5) 支持读写时钟域FIFO Number Report。

灵活集成。

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