【FPGA】MIG IP核使用时出现的问题

发布时间 2023-04-20 21:24:08作者: dacon132

我在使用MIG IP核进行数据的读写的时候出现了一个问题。

我使用了两个数据生成器来生成写入DDR的数据,它们两个写入的时序一模一样,但是数据读出的时候发现其中一个数据生成器的第一个数据并没有写进去。

截图如下,

使用自己写的conv_data_generator生成的数据

(输入时序)

 (输出时序)

 从输出时序可以看出ddr读出的第一个数据是16,而不是0。

 

使用demo生成的数据

(输入时序)

(输出时序)

从输出时序可以看出ddr读出的第一个数据是0,而不是1。

 

这就相当令人费解,目前不知道为什么,先把它留在这里。到时候想通了再回来填坑。