HDL
01 Verilog语法_Verilog_HDL语言简介
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本节主要介绍Verilog HDL的特点，发展历史及现状，主要应用场景。 2 Verilog HDL简介 Verilog HDL是一种硬 ......
HDL刷题:Count clock
[原题链接](https://hdlbits.01xz.net/wiki/Count_clock) 要写一个12小时的时钟。 由题目得知，reset信号的优先级最高，其次是enable，这里很好实现。 我的思路： 写了一个4位的bcd计数器，并实例化了4个，对ss与mm的[7:4]与[3:0]分别考 ......
HDL刷题:Edgedetect
[原题链接](https://hdlbits.01xz.net/wiki/Edgedetect) 一道想了好久的题目，在这种并行执行的程序里怎么才能保存前一个状态，看了题解后才发觉，非阻塞赋值啊，代码如下： ```verilog module top_module ( input clk, inpu ......
Verilog HDL数据流建模与运算符
数据流建模使用的连续赋值语句由关键词`assign`开始，一般用法如下： ```verilog wire [位宽说明]变量名1, 变量名2, ..., 变量名n; assign 变量名 = 表达式; ``` 只要等号右边的值发生变化，则立即更新等号左边的值。 注意，连续赋值语句只能对`wire`型变 ......
Verilog HDL门级建模
Verilog HDL内部定义了12个基本门级元件可以直接用，用这些门级原件直接对逻辑图进行描述，称为门级建模。 每个门输入可能是逻辑0，逻辑1，不确定态x和高阻态z四个值之一。 1. 多输入门 主要有**与门（and），与非门（nand），或门（or），或非门（nor），异或门（xor），同或门（ ......
【Verilog HDL】常量的参数化及跨模块传递
申明变量 Verilog中申明常量主要有两种方式：parameter localparam localparam用法与parameter基本一致，只是localpara定义的参数通常只在所在模块范围内使用，其赋值无法被模块之外的参数定义所改变。 parameter的跨模块传递 parameter在同 ......
【Verilog HDL】generate语法
generate可以实现某些语句的重复。 genvar 与 generate 是Verilog 2001 才有的功能，可以配合条件语句、分支语句等做一些有规律的例化或者赋值操作。 generate语法有generate for，generate if 和 generate case 三种。可以在ge ......