SVA

断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法： SVA的插入位置 在一个.v文件中： module ABC (); rtl 代码 SVA断言 endmodu ......

SystemVerilog 断言 (SVA) 与 Xilinx Vivado 2020.1 来自前 Amazon 招聘经理的系统设计面试内幕贴士——外加 6 次模拟面试练习！ 课程英文名：SystemVerilog Assertions (SVA) with Xilinx Vivado 2020.1 ......