SystemC

通过一个状态机的例子可以比较好的理解SystemC怎么建模RTL。 我们以一个典型的SystemVerilog编写的状态机为例。 fsm.sv: module fsm( input clk, input rst_n, input [1:0] in, output logic [1:0] out ); ......

SystemC简介与安装 介绍 最近在搭建一个仿真器的工作，希望可以实现电路系统建模以后直接模拟macro上进行完整网络推理的电路表现，这样无论是设计过程时探索设计空间，进行方案评估，以及流片后的性能评估等都可以得到一个高度简化。 综合考虑各类开源，最后决定使用SystemC进行电路的行为建模。 S ......