27 浅谈XILINX BRAM的基本使用

/*************BRAM IP 测试********************************************

--BLOCK RAM 是FPGA内部自带的资源，BLOCK RAM分为硬核BLOCK RAM 和分布式BLOCK RAM(逻辑实现)

--BLCOK RAM 属于FPGA稀有资源，具有非常高效的访问速度和效率,比如FIFO实际也是用过BLOCK RAM实现

--本实验实现对 BLOCK RAM IP的仿真测试

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`timescale 1ns / 1ns //仿真时间刻度/精度

module bram_test(

input I_rstn, //系统复位输入

input I_sysclk //系统时钟输入

);

reg [9:0]addra;    //通道A 地址

reg [7:0]wr_frame; //帧计数器

reg [1:0]WR_S;     //写状态机

reg ena;           //通道A使能

reg wea;           //通道A写使能

reg [9:0]addrb;   //读通道B地址

reg [1:0]RD_S;    //读状态机

reg enb;          //通道B使能

wire [31:0] dina;    //bram 数据输入

wire [31:0] doutb;   //bram 数据输出

assign dina = {wr_frame,wr_frame,addra[7:0],addra[7:0]};  //输入的数据包{帧信号，帧信号，通道A地址，通道A地址}

always @(posedge I_sysclk)begin

    if(!I_rstn)begin //复位重置相关寄存器

       wr_frame <= 8'd0;

       addra    <= 9'd0;

       ena      <= 1'b1;

       wea      <= 1'b0;

       WR_S     <= 2'd0;

    end

    else begin

        case(WR_S)

        0:begin

             addra  <= 10'd0; //设置地址从0开始

             ena    <= 1'd1;  //设置通道A使能

             wea    <= 1'b1;  //设置写使能

             WR_S   <= 2'd1;  //下一个状态

        end

        1:begin

            if(addra != 10'd1023)begin //如果写地址不等于1023，

               wea   <= 1'b1; //设置写使能

               ena   <= 1'b1; //设置通道A使能

               addra <= addra + 1'b1;//那么通道A地址，每个时钟地址增加1

            end

            else begin //否则代表完成了1帧数据写入到BRAM

               wea   <= 1'b0; //设置写使能为0，停止写

               ena   <= 1'b0; //设置通道A使能为0

               wr_frame <= wr_frame +1'b1;//帧计数器

               WR_S   <= 2'd2;//下一个状态

            end

        end

        2:begin

            if(RD_S == 2'd2) //如果读操作完成

               WR_S   <= 2'd0; //回到状态0重新开始

        end

        default:WR_S   <= 2'd0;

        endcase

     end

end

always @(posedge I_sysclk)begin

    if(!I_rstn)begin //复位重置相关寄存器

       addrb    <= 9'd0;

       enb      <= 1'b0;

       RD_S     <= 2'd0;

    end

    else begin

        case(RD_S)

        0:begin

            enb     <= 1'b0; //设置读使能0

            addrb   <= 10'd0; //设置读地址从0开始

             if(addra == 10'd512)begin//读数据在写数据的第512个地址开始

                enb   <= 1'b1; //使能读通道

                RD_S  <= 2'd1; //下一状态

             end  

        end

        1:begin

            enb    <= 1'b1;//设置读使能1

            if(addrb != 10'd1023)////如果读地址不等于1023，

               addrb  <= addrb + 1'b1;//那么通道B地址，每个时钟地址增加1

            else

               RD_S   <= 2'd2;//下一状态

        end

        2:begin

            RD_S   <= 2'd0;//下一状态

        end

        default:RD_S   <= 2'd0;

        endcase

     end

end  

//例化BRAM IP，简单双口RAM

blk_mem_gen_0 bram_inst (

      .clka(I_sysclk),    //通道A时钟输入

      .ena(ena),          //通道A使能

      .wea(wea),          //写使能

      .addra(addra),      //通道A地址

      .dina(dina),        //通道A数据输入

      .clkb(I_sysclk),    //通道B时钟输入

      .enb(enb),          //通道B使能

      .addrb(addrb),      //通道B地址

      .doutb(doutb)       //通道B数据输出

    );

endmodule

/*********************仿真文件****************************************

*********************************************************************/

`timescale 1ns / 1ns//仿真时间刻度/精度

module tb_bram_test;

localparam  SYS_TIME = 20 ;//定义时钟周期 单位ns

reg   I_sysclk; //系统时钟

reg   I_rstn;   //系统复位

//例化bram_test

bram_test bram_test_inst

(

.I_sysclk(I_sysclk),

.I_rstn(I_rstn)

);

//初始化

initial begin

    I_sysclk  = 1'b0;

    I_rstn = 1'b0;

    #100;//产生100ns的系统复位

    I_rstn = 1'b1;//复位完成

end

//产生仿真时钟

always #(SYS_TIME/2) I_sysclk= ~I_sysclk;

endmodule