XILINX
1-1-02 AMD(XILINX) FPGA开发工具Vitis(vivado)安装
1.1Vitis概述 Vitis 统一软件平台可实现在 Xilinx 异构平台（包括 FPGA、SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。它可为边缘、云和混合计算应用加速提供统一编程模型。 利用与高层次框架的集成，通过加速库采用 C、C++ 或 Python 进行开发，或者使用 ......
1-1-03 XILINX JTAG开发工具usb-jtag驱动安装
1.1概述 一般安装vitis(vivado)的过程中勾选了安装jtag cable驱动就会默认安装好jtag驱动，但是如果vivado无法正确识别到JTAG，那么可以试下重新手动安装驱动 1.2准备工作 安装驱动前，必须关闭所有的vivado,vitis-sdk并且拔掉USB JTAG 以免导致安 ......
27 浅谈XILINX BRAM的基本使用
软件版本：VIVADO2021.1 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录米联客(MiLianKe)FPGA社区-www.uisrc.com观看免费视频课程、在线答疑解惑！ 1 概述 对于BRAM 详细的说明在XILINX 官方文 ......
6 浅谈XILINX FIFO的基本使用
软件版本：VIVADO2021.1 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录米联客(MiLianKe)FPGA社区-www.uisrc.com观看免费视频课程、在线答疑解惑！ 1 概述 首先来大概了解下什么是FIFO ,FIFO( ......
01 Xilinx vitis安装
1 Vitis概述 Vitis 统一软件平台可实现在 Xilinx 异构平台（包括 FPGA、SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。它可为边缘、云和混合计算应用加速提供统一编程模型。 利用与高层次框架的集成，通过加速库采用 C、C++ 或 Python 进行开发，或者使用基 ......
XILINX HLS 入坑记录 之 写RAM 综合出 读取+写入Ram
最近使用 Xilinx HLS 来开发 算法的IPcore,使用的Vitis 2021,发现光是 EDA 工具就存在很多的bug，比如： 1.经常C综合 停留在 Using flow_target 'vivado' 不给任何报错提示，永远卡死； 2.点击coSimulation vivado 启动 ......
明德扬PCIE开发板系列XILINX-K7试用体验-第二篇
*本文为明德扬原创文章，转载请注明出处！作者：Vito* 第二周的试用计划是实现常见低速协议（UART，I2C，SPI）的FPGA工程，记录自己实现的过程，包括协议基本理解，实现思路，仿真调试，上板验证4个流程。虽然低速协议相对简单，但是每次自己动手写又会发现之前没有注意到的问题，又能从中巩固自己的 ......
基于XILINX MMCM的动态移相功能
1、配置 2、关注一下VCO的频率，一个psen高脉冲，输出相位偏移1/56个VCO周期 3、仿真输出 描述，输入200MHz，输出1-200MHz ；每一个psen移动17.8ps；输出2-200MHz 相位固定不变。 如下为移相操作时序图。 仿真输出： ......
Xilinx VIvado学习-01 数值处理之除法（有符号）
Verilog 数值处理，在处理除法的时候，需要注意位宽。 实例： quotient=a/b; reside=a%b; module si_div(input signed [9:0] a,input signed [7:0] b,output signed[9:0] quotient,output ......
Xilinx VIvado学习-01 数值处理之乘法（有符号）
Verilog 数值处理，在处理减法的时候，需要注意溢出问题。 实例：a*b=c 1 module si_product( 2 input signed [9:0] a, 3 input signed [7:0] b, 4 output signed[17:0] product 5 ); 6 ass ......
Xilinx VIvado学习-01 数值处理之乘法（无符号）
Verilog 数值处理，在处理减法的时候，需要注意溢出问题。 实例：a*b=c 1 `timescale 1ns / 1ps 2 ////////////////////////////////////////////////////////////////////////////////// 3 ......
Xilinx VIvado学习-01 数值处理之减法器
Verilog 数值处理，在处理减法的时候，需要注意溢出问题。 实例：a-b=c module un_sub( input unsigned [7:0] a, input unsigned [7:0] b, output [7:0] sub, output carry ); assign {carr ......
《安富莱嵌入式周报》第323期：NASA开源二代星球探索小车, Matlab2023b，蓝牙照明标准NLC, Xilinx发布电机套件，Clang V17发布
周报汇总地址：http://www.armbbs.cn/forum.php?mod=forumdisplay&fid=12&filter=typeid&typeid=104 视频版： https://www.bilibili.com/video/BV1vp4y1F7qD 1、开源的星球探索小车发布V ......
Xilinx平台以太网接口（二）系统架构
汇总篇： Xilinx FPGA平台以太网接口（汇总篇）_xilinx ethernet_子墨祭的博客-CSDN博客 一、系统架构 基于TOP-DOWN的设计思路，我们首先需要了解基于FPGA的以太网接口设计的系统模型： MAC是媒体访问控制器。以太网MAC由IEEE-802.3以太网标准定义。它实 ......
Xilinx平台以太网接口（一）TCP-IP基础
汇总篇: Xilinx FPGA平台以太网接口（汇总篇）_xilinx ethernet_子墨祭的博客-CSDN博客 本系列文章基于xilinx三速以太网IP进行学习介绍。 在完成以太网通信实验之前，必须要对以太网基础知识进行了解。时间充裕的可以看看《图解TCP/IP》作为扫盲。本文重点对以太网帧结 ......
直接从命令行启动xilinx/SDK并打开工程
编写一个启动脚本`s19sdk.sh`, 内容如下： ```shell #!/bin/bash source /opt/Xilinx/SDK/2019.1/settings64.sh xsdk -workspace ~/work/myproject/myproject.sdk & ``` 然后增加执 ......
XILINX SDK烧录FLASH报错不支持旧版hw_server
最近频繁遇到SDK报错，说是不支持hw_server旧版本，此时打开vivado识别的时候也是一样报错，可能原因是我电脑安装了多个版本的VIVADO导致的，那么怎么解决呢？ 打开任务管理器，kill hw_server即可。 ![](https://img2023.cnblogs.com/blog/ ......
高速图像采集卡：基于TI DSP TMS320C6678、Xilinx K7 FPGA XC7K325T的高速数据处理核心板 高速信号采集处理板
基于TI DSP TMS320C6678、Xilinx K7 FPGA XC7K325T的高速数据处理核心板 一、板卡概述 该DSP+FPGA高速信号采集处理板由北京太速科技自主研发，包含一片TI DSP TMS320C6678和一片Xilinx FPGA K7 XC72K325T-1ffg900。 ......
FPGA verilog can mcp2515 altera xilinx工程 代码 程序 ...altera、xilin
FPGA verilog can mcp2515 altera xilinx工程 代码 程序...altera、xilinx工程 均提供...标准帧、扩展帧 均提供...提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码、Verilog/testbench均提 ......
fpga can控制器Verilog，节省你的电路板面积 ...altera、xilinx工程 均提
fpga can控制器Verilog，节省你的电路板面积...altera、xilinx工程 均提供...标准帧、扩展帧 均提供...提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码、Verilog /testbench均提供。代码均在电路板验证，本店有对应 ......
集成AMD Xilinx的standalone的例子到FreeRTOS时，关于中断的注意事项
集成AMD Xilinx的standalone的例子到FreeRTOS时，关于中断的注意事项。 FreeRTOS也可以说是standalone的程序。因此可以方便的把AMD Xilinx的standalone的例子，集成到FreeRTOS。 但是对于中断的处理，要小心。FreeRTOS会初始化中断控 ......
xilinx cordic算法 pdf资源分享
网上搜索到的cordic算法讲解内容大多晦涩难懂，好不容易找到个简洁明了的讲义还要各种会员下载。 为了不让大家再被会员和各种繁琐的注册流程拒之门外，遂将此文章分享给广大网友，供大家学习交流。 文档下载链接 ......
FPGA verilog can mcp2515 altera xilinx工程 代码 程序 .
FPGA verilog can mcp2515 altera xilinx工程 代码 程序...altera、xilinx工程 均提供...标准帧、扩展帧 均提供...提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码、Verilog/testbench均提 ......
fpga can控制器Verilog，节省你的电路板面积 ...altera、xilinx工
fpga can控制器Verilog，节省你的电路板面积...altera、xilinx工程 均提供...标准帧、扩展帧 均提供...提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码、Verilog /testbench均提供。代码均在电路板验证，本店有对应 ......
Xilinx XCZU7EV评估板规格书（四核ARM Cortex-A53 + 双核ARM Cortex-R5 + FPGA，主频1.5GHz）
1 评估板简介 创龙科技TLZU-EVM是一款基于Xilinx UltraScale+ MPSoC系列XCZU7EV高性能处理器设计的高端异构多核SoC评估板，处理器集成PS端（四核ARM Cortex-A53 + 双核ARM Cortex-R5） + PL端UltraScale+架构可编程逻辑资源 ......
【资料分享】Xilinx XCZU7EV工业核心板规格书（四核ARM Cortex-A53 + 双核ARM Cortex-R5 + FPGA，主频1.5GHz）
1 核心板简介 创龙科技SOM-TLZU是一款基于Xilinx UltraScale+ MPSoC系列XCZU7EV高性能处理器设计的高端异构多核SoC工业核心板，处理器集成PS端（四核ARM Cortex-A53 + 双核ARM Cortex-R5） + PL端UltraScale+架构可编程逻辑 ......
Xilinx GTH 简介 ，CoaXpress FPGA PHY 部分
## 什么是GTH GTH 是Xilinx UltraScale系列FPGA上高速收发器的一种类型，本质上和其它名称如GTP, GTX等只是器件类型不同、速率有差异；GTH 最低速率在500Mbps，最高在16Gbps ![](https://img2023.cnblogs.com/blog/274 ......
嵌入式进阶之关于SPI通信的案例分享——基于全志科技T3与Xilinx Spartan-6处理器
本文主要介绍基于全志科技T3与Xilinx Spartan-6的通信案例。 适用开发环境： Windows开发环境：Windows 7 64bit、Windows 10 64bit Linux开发环境：Ubuntu18.04.4 64bit 虚拟机：VMware15.1.0 U-Boot：U-Boo ......
AMD Xilinx AXI Interrupt Controller 中断优先级
中断优先级 AXI Interrupt Controller支持中断优先级。 在Vivado Block Design中， bit-0连接的中断优先级最高， 越靠近bit-0的中断优先级最高。 AXI Interrupt Controller的手册pg099中的描述如下： Priority betw ......