三星电子2nm芯片工艺制造路线图分析
三星电子公布了其在小于 3 纳米（1 米的十亿分之一）半导体领域获得竞争优势的技术路线图。该公司计划成为世界上第一个实施3D封装技术的公司，垂直堆叠其代工厂生产的Gate-All-Around（GAA）芯片。此举表明该公司决心提供最先进的整体解决方案，从制造生产线到先进的后段处理。
7月4日，在首尔三星洞COEX展厅举办的三星晶圆代工论坛2023上，三星电子代工业务总裁崔时永作为第一位主讲人介绍了这一代工路线图战略。
Choi总裁表示：“我们计划到2025年将GAA工艺制造的芯片的应用扩展到3D封装，”并补充道，“由于精细加工在降低成本和缩小芯片面积方面存在限制，因此我们正在多样化我们的先进后处理技术。” 业界从未尝试过将 GAA 工艺与 3D 封装相结合，这主要是因为这两种工艺的复杂性都很高。
GAA 是一种在制造线上制造超精细器件的预处理技术。它最大化了数据传输路径的面积，同时减小了半导体的尺寸。3D 封装是一种组合技术，可以使不同的芯片像单个半导体一样发挥作用。由于精细电路的实现已达到极限，英特尔和台积电等半导体公司正在激烈竞争以增强这项技术。
三星电子于2020年首次推出7纳米EUV系统半导体的3D堆叠封装技术X-Cube，早于业界第一的台积电。2022年，三星还全球率先将3纳米GAA工艺引入量产线。该公司在半导体业务部门内组建了先进封装（AVP）业务团队，加速下一代半导体后处理的研发（R&D）。到2027年，三星计划如期量产1.4纳米工艺。
今年第一季度，全球晶圆代工市场份额较上一季度略有扩大，台积电为60.1%，三星电子为12.4%。不过，与台积电将FinFET结构应用到3纳米不同，三星电子从3纳米开始就开始应用GAA，并有信心在基于GAA的竞争中在技术上领先。
三星电子还公布了加强国内和国际无晶圆厂生态系统的计划。三星将与国内无晶圆厂产业合作，培育包括AI半导体在内的国内半导体生态系统。三星认为，要发展代工业务，需要一个以无晶圆厂公司为中心的强大半导体生态系统。
三星电子将首先发布新的PDK Prime，它提供半导体开发所需的信息。PDK是指代工公司向无晶圆厂公司提供的制造工艺信息。使用PDK，无晶圆厂公司可以设计与三星代工制造工艺和设备相匹配的半导体。
与以前的版本相比，新的 PDK Prime 包含许多可缩短产品设计时间并提高设计准确性的功能。三星计划从今年下半年开始向 2 纳米和 3 纳米工艺无晶圆厂客户提供 PDK Prime，并打算此后将该服务扩展到 8 英寸和 12 英寸传统工艺。
事实上，韩国无晶圆厂和系统半导体的基础很脆弱。据韩国半导体产业协会统计，韩国系统半导体的全球市场份额仅为3%。无晶圆厂份额略高于 1%。全球排名前10的无晶圆厂公司中，有6家是美国公司，4家来自全球领先代工公司台积电的所在地台湾地区。台湾大大小小的无晶圆厂公司都在与台积电一起创建系统半导体生态系统。
相比之下，据估计，三星代工厂90%以上的客户来自其自己的系统LSI业务、这表明三星代工在韩国的潜在客户很少能与三星电子一起成长。
多家无晶圆厂公司出席了此次活动，展示了与三星电子的合作案例。韩国最大的无晶圆厂公司LX Semicon计划加强与三星电子的代工合作，从8英寸工艺开始，扩展到12英寸工艺。AI 无晶圆厂公司 Rebellions 今年将其 AI 半导体 Atom 商业化，该芯片采用三星代工厂的 5 纳米工艺。DEEPX 还使用三星代工的 5、14 和 28 纳米工艺开发了四种高性能、低功耗的人工智能半导体。
三星电子还宣布了加强本土系统半导体研发生态系统的计划。该公司将于明年扩展其多项目晶圆 (MPW) 服务，该服务是人工智能和高性能计算的关键推动者，采用先进的 4 纳米工艺。MPW 是一项服务，使没有自己的半导体晶圆或晶圆厂的无晶圆厂公司能够设计半导体原型。三星计划今年三度提供4纳米MPW支持，并计划明年将MPW服务总数增加10%以上。
三星公布芯片代工业务路线图，2025年商用2纳米工艺
2023年6月28日，三星举办以“加快创新速度”（Accelerating the Speed of Innovation）为主题的“三星先进代工生态系统论坛”(SAFE)活动，在这次活动中，该公司公布了其在芯片代工制造领域一系列的重要技术创新和业务发展规划。
这次活动得到了众多三星代工客户和合作伙伴的支持，共有700多名嘉宾参与，其中38家公司将会开设自己的展位。
三星2nm计划的更多细节
这不是三星首次披露其2nm的计划，其实针对这个被广泛看好的“大节点”，这家韩国巨头密谋已久，他们在这次代工论坛上也带来了更多的消息。
据semiwiki报道，与英特尔一样，三星自己的芯片也是自己的代工客户，因此他们在2nm上首先生产的是内部产品，而不是外部代工客户。这当然是 IDM 代工厂的优势，可以结合工艺技术开发自己的芯片。三星拥有开发领先内存的额外优势。
报道指出，三星将于 2025 年开始量产用于移动应用的 2nm 工艺，然后于 2026 年扩展到具有背面供电的 HPC，并于 2027 年扩展到汽车领域。与 3nm 工艺 (SF3) 相比，三星的 2nm (SF2) 工艺已显示出性能提升 12%，功率效率提高提升 25%，面积减少 5%。
在圣何塞举行的 2022 年三星SAFE论坛上，当Samsung Foundry设计技术团队负责人Sangyun Kim迈上讲台发表主题演讲时，他向半导体行业传递了一条熟悉的讯息。
他说：“计算需求在快速增加。”并且工艺升级本身不足以赶上需求的增长步伐。他的团队需要确保客户跑赢这些快速的变化，这也是Cube（立体）技术诞生背后的主要推手。
3D IC Cube技术将芯片堆叠为一个立体的结构，将多种解决方案的性能集成到一个统一的单元中。堆叠后芯片之间的通信速度更快，因为与一维平面芯片设计相比，交换信息时信息的传递距离更短。节省空间和成本也是这种方案的优点之一。
不过也许更重要的是，它改进了对所谓“异构集成”的应用，即在单个堆栈中综合多个互补的芯片，从而综合利用各自的优点。
“例如，顶部裸片可能是用于实现高性能的3GAA。底部裸片可能是SF4，甚至传统节点的芯片，用于节省成本或进行 IP 复用”，Kim介绍说。
通过在小空间容纳更多的功能，3D IC解决方案扩展了摩尔定律的翻倍能力，这在平面芯片时代是不可想象的。
而正如预期的那样，在平面芯片中创建立体设计带来了新的晶圆代工挑战。
3D设计的挑战
签收挑战是3D IC架构的天然结果——这是指不同的签收关口可能缺乏控制。这是在每个芯片上使用不同的技术进行制造的副作用。为解决这一问题，三星开发了一种称为减少关口的新方法学，这种方法在时序签收中使用主导关口，而不是全部的组合。
而对于IR/EM签收，三星面临了一种完全不同的挑战。由于裸片通过TSV供电，后者在现有的 2D 设计中是不存在的，每个裸片的电压降（IR）/ 电迁移（EM）可能会相互影响。为解决这一问题，我们同时分析了多芯片的 IR/EM。
3D IC解决方案只能利用先进的晶圆代工工艺来实现，没有硅通孔(TSV)技术，立体解决方案根本无法实现。
这种技术让晶圆之间的连接更快速、更高效。在立体结构中，TSV用于为顶部裸片构建PDN，同时对于顶部和底部裸片之间的信号传输也至关重要，从而提供客户需要的超快连接。使用TSV技术需要克服多方面的挑战。除此之外，我们需要提供一个电量传输网络，以通过这些TSV和Ubump来支持3D IC堆栈，同时还必须满足IR和电磁辐射（EM）要求。
在同一裸片中支持中间层TSV和最后一层TSV，是我们找到的低电阻电量传输解决方案。我们还支持多种类型的TSV捆绑，以进一步减少高性能应用的IR/EM风险。此外，我们通过应力模拟和硅验证减少了TSV及其排除区城浪费，从而可以将某些器件放置到排除区城中，减少面积浪费。最后，我们开发了一种更倾向宏观整体的平面摆放指南，以让我们的设计流程具有TSV意识。
基于Ubump键合技术是3D IC工艺的另一关键技术。Samsung Foundry的Ubump键合技术经过了各种解决方案的测试，并已获准量产，让3D IC能够以低成本在各种设备中实现。这让客户可以利用这些基本的技术以及 PDK、DK、IP、DM设计基础设施，轻松开始设计3D IC。
一个设计问题
不过在实施3D IC解决方案时，存在另一个平面芯片不会出现的问题：功能模组是该放在顶部还是底部？
为帮助客户解答这一问题，我们与 EDA 合作伙伴联合开发了一种分区方法论，以在早期设计阶段使用。借助这些方法论，每个DOE都可以进行电压降（IR）分析，并让设计师可以选择适合其用途的候选方案。其优势是多方面的：通过从适合的候选分区方案开始3D IC设计，相较传统方法，可缩短交付周期。
尽管立体设计存在多方面的挑战，我们只需在传统2D设计工作流程的基础上增加几个额外的步骤，即可创建 3D 设计。其中大部分额外的步骤都在于TSV的放置，此外顶部和底部裸片之间的 Ubump对齐也需要单独的步骤。
为确保性能达到并超越标准，我们高度重视测试。我们首先对顶部和底部裸片进行单独测试，然后对整个3D结构进行IEEE标准1838测试，以确保理想的裸片堆叠。
“由于这种解决方案为键合前和键合后测试提供了基本的3D测试架构，它不仅让我们有机会提高堆叠裸片模式的效率，同时也有利于保证质量”，Kim向参加三星SAFE论坛的观众解释道。如果测试结果显示存在预料之外的缺陷，三星的智能通道修复解决方案可进行必要的修改来提高良率。
三星总裁兼晶圆代工业务负责人Siyoung Choi博士表示：
“三星芯片代工业务始终通过技术创新来满足客户需求，今天我们相信，我们基于栅极全能（GAA）的先进芯片制造节点技术，将有助于支持客户使用AI应用的需求。确保客户成功是我们代工服务最核心的价值。”
具体而言，三星芯片代工业务在未来将以下列目标为重点：
一、扩大2纳米芯片制造工艺和特种制造工艺的应用；二、扩大平泽工厂3号线（P3）的产能；三、与合作伙伴密切合作，为下一代芯片封装技术成立新的“多芯片集成（MDI）联盟”，共同制定标准；四、继续推进、深化与广大三星代工生态系统 （SAFE）合作伙伴在代工生态系统方面的合作。
一、推进扩展2纳米芯片工艺的应用
在这次活动中，三星公布了其2纳米制造工艺量产的详细计划以及性能水平。
据悉，三星将于两年后的2025年开始将2纳米工艺用于量产适用于移动设备的芯片，然后在2026年扩展到HPC芯片领域，2027年扩展到汽车芯片领域。另外，SF1.4工艺（1.4纳米）将于2027年量产。
关于性能方面，三星表示与自家的3纳米工艺（SF3）相比，2纳米工艺（SF2）芯片的性能可提高12%，功耗降低25%，面积减少3%。
此外，从2025年开始，三星将开始为消费、数据中心和汽车领域的客户提供8英寸氮化镓（GaN）电源芯片代工服务。
适用于6G的5纳米射频（RF）芯片制造工艺目前也在开发中，将于2025年上半年商用。与之前的14纳米射频芯片制造工艺相比，5纳米工艺的功耗可降低40%，面积可减少50%。三星还计划为汽车领域的客户提供8纳米和14纳米级工艺的射频芯片代工服务。
二、稳定供应链，持续扩大产能
在稳定扩大产能方面，三星芯片代工部门将通过在韩国平泽和美国德克萨斯州泰勒增加新的生产线来确保，根据目前的扩建计划，到2027年该公司的清洁产能将比2021年增加7.3倍。
三星计划于今年下半年开始，在平泽3号线正式商用量产适用于各种移动设备的芯片，和目前设在美国泰勒新晶圆厂的建设也在按部就班地进行，预计将于今年年底完成，2024年下半年开始投入使用。此外，还将继续扩大在韩国本土的产能。
三、推进成立多芯片联盟，超越摩尔定律
为了应对移动和HPC应用小芯片（chiplet）市场的快速增长，三星正在与广大合作伙伴包括内存，基板封装和测试的主要参与者合作，以推出MDI（Multi-Die Intergation）联盟。
MDI联盟将通过采用2.5D和3D异构集成的封装技术，引领未来基于堆叠技术的芯片制造，三星将与整个生态系统的合作伙伴一起提供一站式服务，以更好地支持客户的技术创新。
三星还计划通过开发定制封装解决方案来满足客户和市场需求，这些解决方案针对包括 HPC 和汽车在内的各种应用的个性化需求量身定制。
四、继续深化推进与无晶圆芯片厂商的合作
芯片研发制造是一个非常复杂的产业，它需要上下游产业链紧密合作，三星将继续与电子设计自动化（EDA）、设计解决方案合作伙伴（DSP）、外包半导体封装和测试（OSAT）、云和IP领域的一百多个合作伙伴深化合作，以促进芯片代工生态系统的健康发展，为客户的成功提供动力。
长期以来，三星一直坚定支持整个芯片制造生态系统中合作伙伴之间加强协作，三星及其23个EDA合作伙伴现在提供80多种芯片设计工具，并正在与10个OSAT合作伙伴合作开发2.5D/3D封装设计解决方案。
三星还通过与九个在三星代工工艺方面拥有广泛专业知识的DSP合作伙伴以及九个云合作伙伴建立牢固的合作伙伴关系，为从初创公司到行业领导者的各种客户提供产品设计服务。
三星还从4个全球IP合作伙伴那里获得了超过50050个关键IP的产品组合授权，包括LPDDR5X，HBM3P，PCIe Gen6和112G SerDes，这些技术的加持，将有助于未来三星2纳米工艺芯片拥有高速接口，还有助于满足人工智能，HPC和汽车领域的客户需求。
三星相关业务负责人Jong-wook Kye 表示：
“通过与我们的SAFE合作伙伴的广泛合作，三星代工服务正在帮助广大合作伙伴简化在应用最先进的工艺和新技术（如异构集成）的情况下变得更加复杂的芯片设计。我们将继续努力在规模和质量方面推进三星代工生态系统的持续稳定增长。”
三星还将于近期举办主题为“超越国界的创新”的“三星代工论坛2023”活动（Samsung Foundry Forum，简称“SFF”） ，继续推介三星的芯片代工业务发展规划。
该活将于7月4日首次在韩国本土举办，将于今年晚些时候到欧洲和亚洲其它地区举办，包括美国、日本、中国和德国等地，三星将与各个地区的客户和合作伙伴会面，积极探讨合作。
参考文献链接
https://mp.weixin.qq.com/s/yrQWrO5fRK9FR6R63PZubA
https://www.163.com/dy/article/I8D0MJ190552OI16.html