DDR4设计概述及PCB设计要点第五讲：DDR4等长要求
DDR4等长要求如下：
（1）数据走线尽量短，不要超过2000mil，分组做等长，组内等长参考DQS误差范围控制在+/-5mil；
（2）地址线、控制线、时钟线作为一组等长，组内等长参考CLK误差范围控制在+/-10mil；
（3）DQS、时钟差分线对内误差范围控制在+/-2mil；
（4）RESET和ALERT不需要做等长控制
（5）信号实际长度应当包括零件管脚的长度，尽量取得零件管脚长度，并导入软件中；
（6）因有些IC内核设计比较特别，按新品设计指导书或说明按参考板做，特别是Intel，AMD的芯片，请特别留意芯片手册要求；
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