526互联

altera-uniphy altera uniphy axi4

08 AXI4-FULL-MASTER IP FDMA详解

软件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 FDMA是米联客的基于AXI4总线协议定制的一个D ......
AXI4-FULL-MASTER MASTER AXI4 FULL FDMA

06 AXI4总线axi-stream

软件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 AXI4-Stream去掉了地址，允许无限制的数据 ......
总线 axi-stream stream AXI4 AXI

05 AXI4总线axi-full-master

软件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 使用XILINX 的软件工具VIVADO以及XIL ......
axi-full-master 总线 master AXI4 full

03 AXI4总线axi-lite-master

软件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 2.1概述 使用XILINX 的软件工具VIVADO以及X ......
axi-lite-master 总线 master AXI4 lite

04 AXI4总线axi-full-slave

软件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 使用XILINX 的软件工具VIVADO以及XIL ......
axi-full-slave 总线 slave AXI4 full

01初识AXI4总线

软件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 起初SoC片上总线处于发展阶段，不像微机总线那样成 ......
总线 AXI4 AXI

02 AXI4总线axi-lite-slave

软件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 使用XILINX 的软件工具VIVADO以及XIL ......
axi-lite-slave 总线 slave AXI4 lite

3-1-02AXI4-FULL-uiFDMA IP仿真验证

软件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 2.1概述 本文试验中对前面编写的FDMA IP进行仿真验 ......
AXI4-FULL-uiFDMA uiFDMA AXI4 FULL AXI

3-1-01 AXI4-FULL-MASTER IP FDMA介绍

件版本：vitis2021.1(vivado2021.1) 操作系统：WIN10 64bit 硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1.1概述 FDMA是米联客的基于AXI4总线协议定制的一个 ......
AXI4-FULL-MASTER MASTER AXI4 FULL FDMA

ubuntu 18.04.6 编译Preloader提示 没有规则可制作目标 /host_tools/altera/preloader/uboot-socfpga.tar.gz

生成spl_bsp后，在spl_bsp路径下输入make 提示：没有规则可制作目标 /host_tools/altera/preloader/uboot-socfpga.tar.gz 原来要先运行 ./embedded command shell.sh， 并在该窗口下 输入make ......
uboot-socfpga host_tools Preloader preloader 规则

AXI4-Lite小记

[toc] # 定义 AXI4-Lite的主要特性： - 突发传送长度为1，即AxLEN=1 - 传输数据大小与数据总线宽度相等，即没有窄传输，支持32或64位宽度数据总线 - 所有的存取都是non-modifiable、non-bufferable的 - 不支持独占访问 ## 信号一览 由于AXI ......
小记 AXI4-Lite AXI4 Lite AXI

FPGA verilog can mcp2515 altera xilinx工程 代码 程序 ...altera、xilin

FPGA verilog can mcp2515 altera xilinx工程 代码 程序...altera、xilinx工程 均提供...标准帧、扩展帧 均提供...提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码、Verilog/testbench均提 ......
altera verilog 代码 程序 xilinx

fpga can控制器Verilog，节省你的电路板面积 ...altera、xilinx工程 均提

fpga can控制器Verilog，节省你的电路板面积...altera、xilinx工程 均提供...标准帧、扩展帧 均提供...提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码、Verilog /testbench均提供。代码均在电路板验证，本店有对应 ......
电路板 控制器 电路 面积 Verilog

FPGA verilog can mcp2515 altera xilinx工程 代码 程序 .

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电路板 控制器 电路 面积 Verilog

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ddr控制-axi4映射到altera-uniPHY

原始资料参考《emi_ddr_ug》，暂未下载到，故未粘贴datasheet原图。 **local_size：**burst 读写的最大数据数量。通常 IP 核内部有 FIFO 用于支持这样的连续数据读写，在Megafunction中设定好的最大数据数量是 Avl_size 的上限值。 **loca ......
altera-uniPHY altera uniPHY axi4 ddr

altera-DDR控制器uniPHY

原始资料参考《emi_ddr_ug》，暂未下载到，故未粘贴datasheet原图。 **local_size：**burst 读写的最大数据数量。通常 IP 核内部有 FIFO 用于支持这样的连续数据读写，在Megafunction中设定好的最大数据数量是 Avl_size 的上限值。 **loca ......
控制器 altera-DDR altera uniPHY DDR

AXI4协议理解

AXI4 AXI总线是计算机内部的一种高速总线，主要用于主机（master）和从机（slave）低延迟、高速的数据传输，是由RAM公司设计的为了代替AHB、APB总线而存在的总线标准。AXI可以细分为AXI4、AXI_lite、AXI_stream。 三种总线标准的特点应用为： AXI4(AXI_f ......
AXI4 AXI
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