java第十七课_io流和线程
java.util.logging
与其他的⽇志不同，Java.util.logging的⽇志级别为 SEVERE ( 严重 ) ， WARNING （警告）， INFO （信息）， CONFIG （配置）， FINE （详 细）， FINER （较详细）， FINEST ( ⾮常详细 ) 等。 与 log4j2 相⽐， Java.u ......
codeforces比赛（4）：codeforces hello_2024
A、Wallet Exchange 跳转原题点击此：A题地址 1、题目大意 经典贪心：A和B玩游戏，两人依次进行以下两个操作（注意这两个操作是依次进行，而不是选择操作！！！）是：1、交换钱包或保留钱包；2、从玩家当前钱包中取出1枚硬币（注意不能为0）。 A先走，并且当某位玩家无法做出有效举动时，另一 ......
Python中numpy出现has no attribute '_no_nep50_warning'错误的一个解决方案
本文介绍在Python中，numpy库出现报错module 'numpy' has no attribute '_no_nep50_warning'的解决方法。 一次，在运行一个Python代码时，发现出现报错module 'numpy' has no attribute '_no_nep50_wa ......
【算法设计与分析】(二)分治_更新中①：二分搜索、计数、选择、最近点对、凸包、多项式乘法、矩阵乘法、主定理&递归树、傅里叶。苏大计科院研一期末复习笔记
写在前面 首先，本人很菜。 其次，本文只也许够应付考试，个人使用。而且其实就是ppt内容只是我自己喜欢这样整理。虽然全力理解内容且认真书写但也可能存在错误，如有发现麻烦指正，谢谢🌹 最后，因为不知道考试怎么考，本人的复习方式是照着目录讲一遍自己的理解+写伪代码（如果来的及会再做一个综合纯享版），再 ......
【多线程】synchronized关键字详解
synchronized是什么? java中使用synchronized关键字实现加锁/解锁，来保证多线程对共享资源的访问，防止多个线程同时访问共享资源导致数据问题。 synchronized是重量级锁还是轻量级锁？ java早期版本中synchronized是重量级锁，无论是否发生了锁竞争，都会进 ......
JAVA加密文件小工具
以前用C做了一个加密文件的小工具，很有成就感。 那么JAVA要怎么做呢。 有关\(API\) FileInputStream InputStreamReader FileReader 下文默认已了解基本原理。 字节与字符 要加密肯定是直接操作字节了。 但我们先看看JAVA常用的字符读入方式。 ISR ......
19 Verilog语法_低功耗设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的低功耗设计，需要掌握几种低功耗设计的方法。 2低功耗简介 低功耗技术在当今得到越来越广泛的发展，在你的身边 ......
18 Verilog语法_FIFO设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节主要讲解Verilog语法的FIFO设计，需要掌握FIFO的基本原理，掌握同步FIFO和异步FIFO的结构。 2同步FIFO FI ......
16 Verilog语法_复位设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的复位设计，需要掌握复位电路的同步复位、异步复位、异步复位同步化和异步复位同步释放。 2复位电路简介 为确保 ......
17 Verilog语法_时钟分频设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的时钟分频设计，需要掌握时钟的特性，以及如何进行时钟分频设计。 2时钟分频 在FPGA的硬件电路设计中，PC ......
15 Verilog语法_跨时钟域设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节主要讲解Verilog语法的跨时钟域设计，需要掌握跨时钟域时快慢时钟之间信号是如何同步的。 2跨时钟域慢速到快速时钟 由慢时钟到快 ......
11 Verilog语法_函数与任务
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的函数与任务，需要掌握具体的task和function语句的使用方法。 2函数与任务 task和functi ......
12 Verilog语法_仿真文件设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的仿真文件设计，需要掌握testbench的建立方法。 2仿真文件设计 当完成verilog工程设计后，首先 ......
13 Verilog语法_流水线设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的流水线设计，需要掌握流水线的设计方法。 2流水线简介 2.1 什么是流水线 流水线的基本思想是：把一个重复 ......
14 Verilog语法_同步与异步设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节主要讲解Verilog语法的同步与异步设计，需要掌握同步时钟和异步时钟的设计方法。 2同步时钟 数字电路设计中，一般认为，频率相同 ......
09 Verilog语法_竞争与冒险
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节主要讲解Verilog语法竞争与冒险，需要掌握竞争与冒险的概念以及消除方法。 2竞争与冒险 2.1 什么是竞争与冒险 在数字电路设 ......
10 Verilog语法_一般设计规范
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的一般设计规范，需要掌握时序或组合电路设计中需要注意的几点，掌握设计避免出现锁存器。 2设计规范 上一节课我 ......
08 Verilog语法_模块端口与例化
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的模块端口与例化的方法，需要掌握模块的端口的类型，以及有几种例化方式。 2模块端口 模块在介绍设计方法时有提 ......
03 Verilog语法_基础语法
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本节主要讲解基础语法，包含语法格式、注释、标识符、关键字、数值种类与表示和字符串。 2语法简介 2.1 格式 Verilog 语言是区分 ......
02 Verilog语法_基本设计方法
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本节主要讲解Verilog的基本设计方法及设计流程。 2基本设计方法 Verilog的设计方法有两种，一种采用自上而下的设计方法，另一种 ......
05 Verilog语法_过程结构与赋值
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本节主要讲解过程结构与赋值，需要掌握阻塞和非阻塞赋值的区别。 2过程结构 过程结构语句有两种，initial 与 always 语句。它 ......
07 Verilog语法_条件与循环语句
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本节主要讲解Verilog语法条件、循环语句，需要掌握if、case、casex、casez、while、for、repeat、fore ......
06 Verilog语法_时序控制与语句块
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本节讲解时序控制语句相关的语法与几种语句块的使用介绍，需要掌握时序控制的规则和顺序块、并行块、命名块、嵌套块的使用。 2时序控制简介 V ......
04 Verilog语法_数据类型及表达式
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本节主要讲解Verilog的数据类型和表达式。 2数据类型 Verilog中主要有两种数据类型：变量(variable)和线网(net) ......
01 Verilog语法_Verilog_HDL语言简介
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本节主要介绍Verilog HDL的特点，发展历史及现状，主要应用场景。 2 Verilog HDL简介 Verilog HDL是一种硬 ......
【多线程】JAVA中的锁
锁作用 java中的锁是用来控制多个线程访问共享资源的方式。一般来说一个锁能够防止多个线程同时访问共享资源(读写锁，读锁是共享锁允许多个线程读共享资源)。 锁的分类 乐观锁：在访问资源时，认为竞争不总是存在，所以在访问共享资源时不加锁，而是在更新数据时判断共享资源是否被其他线程修改（根据版本号/时间 ......
JAVA获取月份的所有日期
JAVA获取月份的所有日期以下是5月分获取的本月，以及上个月4月，和下个月6月的所有日期； 若需要其他月日期数据，可以以下代码中的此方法进行修改 //设置月份为本月calendar.add(Calendar.MONTH,0 );//设置月份为上个月calendar.add(Calendar.MONT ......
__getattr__和__getattribute__区别
1.__getattr__ 和 __getattribute__区别 1.__getattr__ 在访问对象的属性而属性不存在时触发。它只会在属性不存在时调用，而对已存在的属性访问不会触发。 2.__getattribute__ 在访问对象的任何属性时都会触发。无论属性是否存在，每次属性访问都会经过 ......
__slots__
python类 类本质是一个字典(本质使用空间换时间) class A: def __init__(self, x) -> None: self.x = x a = A(1) print(a.x) # 1 # 添加y属性 a.y = 2 print(a.y) # 2 print(a.__dict__ ......
【Java 并发】同步器
目录同步器Semaphore原理示例Exchanger总结CountDownLatchCyclicBarrier原理应用场景示例Phaser示例 同步器 JUC 包下的工具类除了 locks，还包含其他的工具类，如 Semaphore、CountDownLatch、CyclicBarrier、Exc ......