Allegro

Cadence 17.4 Allegro 创建异形焊盘Shape 整理者：ZHOU 邮箱：zjvskn@gmail.com 除了常规焊盘以外的焊盘非规则焊盘需要通过Cadence Allegro PCB来画 一 新建图形 Allegro->File->New 选择类型为Shape Symbol 设置 ......

相信使用cadence套件的工程师都知道这块EDA工具的效率和功能时十分强大的。但入门这款工具，相对来讲需要花费的时间和精力时比较多的。 allegro提供的众多强大的功能，但这也是这个工具入门不那么容易的一个原因。 今天记录一个在布局过程中很实用的一个小功能： Advanced Mirror高级镜 ......

传统企业Stadtwerke Unna跨入互联网领域，Allegro网络万用表助其在数字化转型过程中保持竞争力，确保为客户提供高质量的服务，成功转型成为现代化互联网服务提供商，并在日益增长的数字化世界中维护其业务效率和可靠性。 ......

在创建Allegro封装之前，需要将 padpath 和 psmpath设置为指向当前工作目录。 1. Configure the 'padpath' and 'psmpath'1.配置“padpath”和“psmpath” Open Allegro and select - Setup > Use ......

Allegro中如何更新PCB封装，在我们导入原理图网表，PCB的封装是必不可少的，有些封装导进PCB里发现有问题，那要怎么更新呢，下面看下具体的操作步骤吧： 第二步：Update Modules and Symbols对话框详解 更新封装的3D模型（Update STEP mapping data ......

（1）QUESTION(ORCAP-1589): Net has two or more aliases - possible short?原因：器件默认管脚命名（NET名称）与所连接网络的NET名称不一致导致的措施：可忽略。或关闭Tools->Design Rules Check->Physica ......

ERROR(ORCAP-36041): Duplicate Pin Name "VDD" found on Package 解决的方法如下：第一步，找到报错的元器件，然后选中，单击右键，选择“Edit Part”，进行元器件封装属性的编辑 这里还还要改一个值，即使name的名字，我们需要把这些标的一 ......

下面做个检查说明 check single node nets——检查单节点网络； check unconnected bus net——检查未连接的总线网络； check no driving source and Pin type connect——检查驱动接收等Pin Type的特性，这些在高 ......

主要是find面板与options面板不要选错了就行,下图红色代表旋转TEXT,蓝色代表旋转PIN，参考作用 ......

Allegro里面元件封装路径设置： "1.在“Setup”下拉栏下选择最后一项“User Preferences”，在“paths”中选择“Library”，里面有三个指标需要关心：“devpath”、“padpath”、“psmpath”。2.“devpath”：这是第三方网表（other方式导 ......

第一步 在allegro中预览板子的3D模型 在allegro中查看板子的3D模型图: View –>3D View 即可查看如下图所示的所示板子的3D模型图 图1 PCB 3d 模型示意图 在allegro中查看板子的各个模型;确认没有出现问题后将3D模型以setp的格式导出;如下图所示： Fil ......

调丝印、拉等长、撩妹是老wu的工作日常，? 现在，随着Cadence Allegro 新版本的发布，其加入了强大的丝印辅助功能，让你不用再苦逼的浪费时间去调丝印，能省下更多的时间来撩妹… 好吧，也许你会问，为啥要调丝印呢？丝印是什么鬼？ PCB板丝印层即文字层，它的作用是为了方便电路的安装和维修等， ......

.brd 工具：PCB Design Expert PCB布线 .ddb 工具：Protel .art 工具：CAM350 Allegro PCB Design file/impot ARTwork .d 工具：pads2005 .drl 工具：Protel .opj 设计项目工程 .olb 创建新 ......

# 说明 工作中经常要给人审核PCB，主要会接触AD、PADS、Allegro。这里记录下怎么快速隐藏覆铜 ## PADS 最简单，直接无模命令PO即可 ## Allegro 窗口菜单选择Setup->User Preferences ![](https://img2023.cnblogs.com/ ......

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1.光绘输出前需要在PCB板上设置一个光绘输出的区域 下图是对光绘层输出做出设置 ......

1，钻孔输出要做的准备， 基本上默认选择就可以，只需要更改下Format为钻孔的精度，一般设置为5, 回到PCB源文件下找到Gerber文件夹，再找到下图红色框里的文件（有些人设置的EXCEL表格的形式）到这里常规的圆形钻孔文件就生成了 这里介绍下不规则的悬空，比如椭圆形的钻孔，方形的槽孔怎么生成， ......

1.钻孔符号输出之前需要对钻孔进行检查，是否有相同的钻孔有多个符号，如果有向南通钻孔有多个符号可以进行合并为一个符号 这里我们对相同钻孔进行合并 ......

DRC：SMD PIN to route keepout spacing间距错误 第二步：将Design modes中的pin to route keepout 关闭 ......

在我们在PCB完成后，我们会进行DRC检查，在铺铜网络存在显示时，找DRC标志符号不容易发现，如果要是把铺铜隐藏，PCB中只显示导线，焊盘，过孔。大大的减少了我们的检查DRC的困难。 下面我们来进行铺铜隐藏或显示操作 ，执行Setup> Preferences…如下图所示，只要把对应的命令勾上，铜片 ......

如何快速隐藏电源/地网络飞线（鼠线）操作如下： Cadence Allegro菜单栏”Edit->Net Properties…”，然后会弹出”Allegro Constraint Manager”对话框（即我们常说的约束规则管理器对话框），并会自动切换至“Properties”选项卡， 我们在节点 ......

设置DRC规则 所有规则，都在规则管理器里面设置。 DRC时，检查的项目都是根据规则管理器的约定来的。 所以，布线前或查看DRC前，都需要先确认规则管理器中设置了所有规则。 在规则管理器里面，将该设置的规则(e.g. 线宽，间距)都设置上。不知道的规则就用默认的。 设置分析模式 虽然规则已经设置好， ......

忽略DRC主要有两种情况:1.这些DRC错误是因为约束管理器的设置不合理，存在不影响制板2.分批处理DRC，隐藏当前暂时不进行解决的DRC，使得界面更清晰 1.仅忽略单个DRC警告 光标移至需要隐藏的DRC处右键 点击waive DRC 点击OK即可忽略该DRC错误并隐藏其显示。 2.重新显示已忽略 ......

1.下面设定了等长规则，也设定了TARGET等长目标线，后面的进度条却不变颜色 2， 3.再回到CM里打开规则管理器的开关 ......

如果以上方法不行那就点下面这个再试试 还有一个点需要注意，在PCB文件夹下面会有一个LCK的文件，把这个文件删了就能正常保存了 3.这里做个说明 ......

1 此时添加PIN-PINR，这里是以LVDS为例 除了这个方法也可以用模型添加法去添加 ......

allegro中任何一个DRC都可以通过show这个DRC的信息来解决问题，从DRC中会显示这个报错的原因已经是哪一类型的详细错误！ 这里是以VIA打在PAD上不提示DRC举例 1、Setup->Constraints->Constraint Manager->在弹出的页面:Analyze->:An ......

Cadence Allegro如何设置撤销步数？1、打开Setup—User preferences，如下图所示： 2、 点击打开Ui文件夹中的Undo的子文件夹，在max_undo_memory文本框修改undo次数，如下图所示： ......

1.下面图片中，更改CM设计规则后的显示，看上去好像所有过孔好像全部都连接在铜皮上，分不清过孔实际到铜皮之间的距离 2，解决办法 3，下图更新之后过孔避让效果出来了 ......

1 ， 2 3，框选所有的焊盘，如果只想单个焊盘全连接就单独选中想全连接的焊盘，这里是焊盘全选中 ......