时序 计数器 单元verilog
限流：计数器、漏桶、令牌桶 三大算法的原理与实战（史上最全）
限流：计数器、漏桶、令牌桶 三大算法的原理与实战（史上最全） 令牌桶算法原理及实现(图文详解) https://mikechen.cc/20379.html Redis 实现限流的三种方式 https://juejin.cn/post/7033646189845151757 ......
Docker：docker部署influxdb时序数据库
拉取镜像 # 拉取镜像 docker pull influxdb:2.1.1 启动镜像 # 创建并启动容器 docker run --name influxdb -p 8086:8086 --restart always -e DOCKER_INFLUXDB_INIT_USERNAME=admin ......
VIVADO 时序约束3
1.查看时序报告 对于intra-clock 小于300ps，inter-clock小于500ps 2.如果异步复位信号的撤销时间在Trecovery（恢复时间）和Tremoval（移除时间）之内，那势必造成亚稳态的产生，输出在时钟边沿的Tco后会产生振荡，振荡时间为Tmet（决断时间），最终稳定到 ......
时序约束2 常用指令
外部时钟输入的约束如下： create_clock -period (clock period) -name (clock name) -waveform { (Traise), (Tfall) } [get_ports (clock port name)] 已建立的时钟改名 create_gene ......
vivado 时序约束1
1.常见的xdc约束命令 2.对异步时钟进行时序约束 对异步时钟组和时钟域交汇进行约束 在“Clock Interaction”（时钟交互）报告中可快速明确异步关系：无公用基准时钟的时钟对或者无公共周期（未扩展）的时钟对。即使时钟周期相同，从不同时钟源生成的时钟仍为异步关系。必须仔细审查异步“Clo ......
05-K8 Pod：最小调度单元的使用进阶及实践
通过上一节课的学习，相信你已经知道了 Pod 是 Kubernetes 中原子化的部署单元，它可以包含一个或多个容器，而且容器之间可以共享网络、存储资源。在日常使用过程中，也应该尽量避免在一个 Pod 内运行多个不相关的容器，具体原因在上一节课中也已经详细阐述。 在实际生产使用的过程中，通过 kub ......
盘点一个Python自动化办公的需求——一键批量插图到Excel指定单元格
大家好，我是皮皮。 一、前言 前几天在Python白银交流群【上海新年人】问了一个Python自动化办公的问题，问题如下：大佬们，昨天我在做插入excel图片的时候想起一个需求，好像挺难办的，也蛮现实的。比如每个图片是有名称的，但在做excel的时候，能不能按照excel中的名称调用图片插入。就像下 ......
PageOfficeV6.0提取在线编辑保存的excel单元格数据
转载：提取单元格数据 提取单元格数据 查看本示例演示效果 本示例关键代码的编写位置 Vue+Springboot 注意 本文中展示的代码均为关键代码，复制粘贴到您的项目中，按照实际的情况，例如文档路径，用户名等做适当修改即可使用。 在实际的开发过程中，经常会遇到提取Excel文档中数据保存到数据库中 ......
test-02-java 单元测试框架 junit5 入门介绍
拓展阅读 junit5 系列 基于 junit5 实现 junitperf 源码分析 Auto generate mock data for java test.(便于 Java 测试自动生成对象信息) Junit performance rely on junit5 and jdk8+.(java ......
test-01-java 单元测试框架 junit 入门介绍
拓展阅读 junit5 系列 基于 junit5 实现 junitperf 源码分析 Auto generate mock data for java test.(便于 Java 测试自动生成对象信息) Junit performance rely on junit5 and jdk8+.(java ......
Verilog Review
Agenda 目的 Verilog概述 Verilog建模 模块 模块组成 书写建议 时延 Verilog基本语法 标识符 可读性 注释 空格 数据类型 操作数 运算符 条件语句 循环语句 函数 Verilog for design module 端口 数据类型 例化模块 参数化 行为描述 过程赋值 ......
单元测试pytest，报告存入excel
1、Calc类（处理加减乘除） class Calc: def add(self,a,b): return a + b def incre(self,a,b): return a - b def multi(self,a,b): return a * b def devide(self,a,b): ......
EAS_WEB编辑表格锁定单元格不可编辑或解锁单元格
lockPayerBankInfo: function(rowid) { var collectionGrid = waf("#editGrid_collection"); //现金 银行账号、开户行等自动变为空 且锁定 collectionGrid.wafGrid("setCell", rowid ......
了解JavaScript中的单元测试和自动化测试
Laravel是一个流行的PHP框架，它具有出色的可测试性，可以帮助开发人员在更短的时间内编写可靠的代码。但是，即使使用了这个框架，也可能会出现测试覆盖率较低的情况。测试覆盖率是指代码中已由测试案例覆盖的部分比例。测试覆盖率越高，代码质量越高。在本文中，我们将分享几种技巧，帮助您提高Laravel应 ......
element表格合并单元格+上移下移
// template <el-table :data="tableData" :span-method="tableSpanMethod" size="small" border style="width: 100%"> <el-table-column label="排序" align="cen ......
excel统计单元格内字符出现的次数
统计","在一个单元格中出现的次数： =LEN(B6)-LEN(SUBSTITUTE(B6,",","")) 参考：link ......
堆排序、基数排序、桶排序、计数排序
四种排序：堆排序、基数排序、桶排序、计数排序 堆排序 堆构建 首先堆是一种完全二叉树，使用数组构建，那么可以很容易得出，节点i的左子节点为i2，右子节点为i2+1。 构建堆的算法描述：我们需要确保每个节点满足堆的定义即可，因为所有叶子节点自然满足，所以我们从最后一个有子节点的节点开始调整，对于该节点 ......
单元测试，集成测试和系统测试
1.单元测试是软件开发中的一种测试方法，用于验证程序中的最小可测试单元（通常是函数或方法）是否按预期工作。单元测试通常由开发人员编写，旨在检查代码的特定部分是否产生预期的输出。这有助于发现和修复代码中的错误，并确保代码在修改后仍然按预期工作。 在单元测试中，针对每个函数或方法编写测试用例，这些测试用 ......
不重复计数
问题：双条件不重复计数 函数公式解决： E1公式 =UNIQUE(A1:A18) F1公式 =TRANSPOSE(UNIQUE(B2:B18)) F2公式 =COUNTA(UNIQUE(FILTER($C$2:$C$18,($A$2:$A$18=$E2)*($B$2:$B$18=F$1)))) E1 ......
【算法设计与分析】(二)分治_更新中①：二分搜索、计数、选择、最近点对、凸包、多项式乘法、矩阵乘法、主定理&递归树、傅里叶。苏大计科院研一期末复习笔记
写在前面 首先，本人很菜。 其次，本文只也许够应付考试，个人使用。而且其实就是ppt内容只是我自己喜欢这样整理。虽然全力理解内容且认真书写但也可能存在错误，如有发现麻烦指正，谢谢🌹 最后，因为不知道考试怎么考，本人的复习方式是照着目录讲一遍自己的理解+写伪代码（如果来的及会再做一个综合纯享版），再 ......
19 Verilog语法_低功耗设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的低功耗设计，需要掌握几种低功耗设计的方法。 2低功耗简介 低功耗技术在当今得到越来越广泛的发展，在你的身边 ......
18 Verilog语法_FIFO设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节主要讲解Verilog语法的FIFO设计，需要掌握FIFO的基本原理，掌握同步FIFO和异步FIFO的结构。 2同步FIFO FI ......
16 Verilog语法_复位设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的复位设计，需要掌握复位电路的同步复位、异步复位、异步复位同步化和异步复位同步释放。 2复位电路简介 为确保 ......
17 Verilog语法_时钟分频设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的时钟分频设计，需要掌握时钟的特性，以及如何进行时钟分频设计。 2时钟分频 在FPGA的硬件电路设计中，PC ......
15 Verilog语法_跨时钟域设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节主要讲解Verilog语法的跨时钟域设计，需要掌握跨时钟域时快慢时钟之间信号是如何同步的。 2跨时钟域慢速到快速时钟 由慢时钟到快 ......
11 Verilog语法_函数与任务
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的函数与任务，需要掌握具体的task和function语句的使用方法。 2函数与任务 task和functi ......
12 Verilog语法_仿真文件设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的仿真文件设计，需要掌握testbench的建立方法。 2仿真文件设计 当完成verilog工程设计后，首先 ......
13 Verilog语法_流水线设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节讲解Verilog语法的流水线设计，需要掌握流水线的设计方法。 2流水线简介 2.1 什么是流水线 流水线的基本思想是：把一个重复 ......
14 Verilog语法_同步与异步设计
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节主要讲解Verilog语法的同步与异步设计，需要掌握同步时钟和异步时钟的设计方法。 2同步时钟 数字电路设计中，一般认为，频率相同 ......
09 Verilog语法_竞争与冒险
软件版本：无 操作系统：WIN10 64bit 硬件平台：适用所有系列FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！ 1概述 本小节主要讲解Verilog语法竞争与冒险，需要掌握竞争与冒险的概念以及消除方法。 2竞争与冒险 2.1 什么是竞争与冒险 在数字电路设 ......