步数cadence allegro
Cadence应用笔记：调整栅格
说明 栅格是在设计中非常常用的工具，修改栅格大小和显示可以通过如下操作： 空白处右键选择设置Grid 设置层叠各层的栅格大小或者全局大小 通过该按键可以隐藏或者显示栅格 ......
Cadence应用笔记：器件对齐
说明 一般设计时需要讲元件进行对齐摆放，操作如下： 将应用模式设置为布局 随后选中要对齐器件，右键选择对齐 根据需求进行对齐和等间距布置 需要注意的是对齐的中心时元器件封装的中心，如果要焊盘对齐，那可以用过滤器只选中焊盘。或者是通过栅格方式来对齐（推荐） ......
Cadence应用笔记：修改PCB层叠
说明 软件设计PCB时默认是设置为两层板，如果要添加层叠，可以打开Cross section选项 打开后选择add 新层即可，添加后默认是dielectric PP层，需要修改为Plane平面层（或者conductor 走线层，两者并无本质区别） 其他的一些参数为板厚之类设置，可以用来做阻抗计算，但 ......
从零开始制作示波器--原理图设计之CIS库制作-0-CIS库建立（cadence-orcad16.6）
1、前言 前几天在咸鱼上偶然购得hp-54622示波器主板一块，此主板相对完整（除输入BNC接头缺失外）。主板上包括两块AD9054ABST-135芯片，此芯片为8-Bit, 200 MSPS A/D Converter。但主板上主芯片无资料，故打算业余时间基于此ADC设计一款示波器。一切从零开始。 ......
Cadence Allegro 测量两点之间的线距
在Allegro 的PCB设计中 是有不同的单位显示，最常用的两种就是毫米（mm）和米尔（mil），两者的换算公式为：1mm=39.37mil，1mil=0.0254mm。其实在Allegro还有其他几种不同的单位设置，下面和大家简单介绍下Allegro中的单位设置，还有就是怎么在测量时显示两种单位 ......
Cadence Allegro如何查看走线的宽度
1.设置想要显示的单位，mm或者mil 2.Find中勾选Cline segs，点击感叹号，双击走线，查看结果。 ......
Cadence 显示 一层pcb
如何在 Cadence显示 一层pcb 1: 工具中 display -color/visibility 右上角选择 off 弹出窗口 选择 是 ，就会所有的看不见 然后再选择 你想要看的层数 点击左下方 apply 即可刷新 apply 即可刷新 ......
HJ103 Redraiment的走法（梅花桩递增可走的最多步数）_排序_动态规划
思路： 该题目符合，最优结果拥有最优子结果的特征。考虑用动态规划。通过循环获取每个参数作为最后一个桩的最优子结果，后面桩的结果为前一个桩的最优子结果+1。如梅花桩“2 5 1 5 4 5”。参考高赞答案，代码如下 1 import sys 2 a=int(sys.stdin.readline().s ......
Cadence 两级放大电路，包括版图，已通过lvs ,drc检查
Cadence 两级放大电路，包括版图，已通过lvs ,drc检查YYID:22230656670067817 ......
暴力卸载——解决Cadence SPB 16.3不能卸载的问题
暴力卸载——解决Cadence SPB 16.3不能卸载的问题 Cadence作为三大EDA软件（分别是Altium Designer、PAD、Cadence）的老大，当是功能强大，曾经有半年多的时间使用过Cadence软件来设计PCB。但其破解安装对于新手来说也比较棘手。你可以看到，从网上下载的安 ......
Allegro DRC错误代码
DRC错误代码 代码相关对象说明单一字符代码 LLine走线PPin元件脚VVia贯穿孔KKeep in/out允许区域/禁止区域CComponent元件层级EElectrical Constraint电气约束JT-Junction呈现T形的走线IIsland Form被Pin或Via围成的负片孤铜 ......
ALLEGRO如何手动添加元器件与放置元器件，手动添加网络
此方法不建议大家使用，比修改原理图重新导网表要麻烦些 1，设置软件 2，下图做个说明，任何与逻辑门相关的都是在LOGIC里修改 3 4.下图做个说明，这是以C0402为例，第4步的PACKAGE栏里填写封装，可以在Physical packages里面搜索查找 下面做一个错误提示说明，下图的错误信息 ......
Cadence IC617 设计环境安装
https://pan.baidu.com/s/1O3a_c9DcCuY_sh26ySkciA z8wq 运行库配置 yum update kernel –y yum install kernel-headers –y yum install kernel-devel –y yum install ......
Cadence入门笔记（十）：IPC文件、坐标文件、装配图和打样
IPC IPC文件用于生产时工厂检查生产出来的PCB线路是否导通,导出方法如下： 选择导出IPC356文件 一般默认配置即可 坐标文件 坐标文件用于工厂SMT贴片时候用，导出方法如下 点击IPC356上一个选项placement，一般也是默认选项即可 装配图 装配图即工厂生产时工人直接看的图，就是简 ......
Cadence入门笔记（八）：DRC、钻孔图和光绘Gerber
DRC Allegro中的设计规则检查DRC用于检测PCB设计中有无违法设计规则的地方，其中Online模式为边设计边实时更新检查结果，Batch模式为设计完成后手动更新一版检查结果。 一般在设置中可以选择使用何种模式。设置可以在Setup->Constants和Cmrg中进行。上一节已经演示过如何 ......
Cadence入门笔记（六）：布局和板框
说明 布局和走线是最复杂的一个环节，涉及诸多技巧和设计理念。但为了入门学习简单考虑，这里只做基本的操作步骤说明。 隐藏飞线 上一节放置好元件后就要开始布局了，布局前可以通过工具栏设置来选择隐藏飞线 指针过滤器 可以使用过滤器来使鼠标点击时只选中我们需要的器件 元件位置编辑 布局时可以选择切换应用模式 ......
Cadence入门笔记（七）：布线和规则
规则设置 一般来讲规则设置主要是设置线宽和间距这两个参数 打开Cmgr规则管理器 如上所示，Physical是设置物理参数，即线宽、过孔类型之类。Spacing是这是间距 一般来讲，规则设置都是直接新建规则set,而不是直接修改default参数 例如我设置一个叫JLC的规则集，把线宽设置为最小0. ......
Cadence入门笔记（五）：网表生成和导入
检查封装 在生成网表前要先确认器件封装和实际封装文件是否对应存在 如下是之前设计好的封装文件.psm文件 打开orcad，和元件属性中的封装内容对比确认一致 如果实际封装和元器件有不一致的地方，在线DRC会提示错误，例如如下显示封装引脚数和原理图元件引脚数不对应 看了下情况，应该是原理图中的flas ......
ALLEGRO中放置器件ROOM的使用
1，打开原理图 这里改原理图的ROOM,第一张原理图填写1,第二章原理图填2，以此类推 这里原理图改好后，重新导入第一方网表，然后切换到PCB文件 接下来是以个ROOM规则的设置 在PCB界面画两个方框，这里画两个方框代表两页原理图纸设置了ROOM 下图中第一个方框是第一张的原理图器件，第二个方框是 ......
Allegro的飞线管理
图1所示弯折的蓝线就是所谓的飞线，它表示的含意是我们导入的网表中两个PIN之间是有电气连接的，但我们还没有把两个PIN接起来（如图中所示，已经完成布线的网络连接是不会有飞线显示的）。 飞线的设置 飞线不代表电路的板的实际的电气连接，而是代表一种连接的需要。对于大部分PCB板来说，布板完成后板子上是不 ......
ALLEGRO封装到不进来的错误提示
WARNING(SPMHNI-192). WARNING(SPMHNI-192): Device/Symbol check warning detected.下面一般会给出解释, 继续往下看. WARNING(SPMHNI-194)WARNING(SPMHNI-194): Symbol 'DO-21 ......