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FPGA

FPGA常见部署介绍和实践

原标题：注意！使用FPGA“代替”CPU，说法不准确！ 问题「用 FPGA 代替 CPU」中，这个「代替」的说法不准确。我们并不是不用 CPU 了，而是用 FPGA 加速适合它的计算任务，其他任务仍然在 CPU 上完成，让 FPGA 和 CPU 协同工作。 为什么使用 FPGA，相比 CPU、GPU ......
常见 FPGA

FPGA是什么-发展原理介绍

今天看了陆奇最近关于大模型的分享,其中提取微软(openai)在做chatgpt训练时,多台服务器之间的通信并非采用的网卡形式,而是使用的fpga进行,这也令我新增了一个知识盲区,于是去了解了,以下是陆奇原文: 做大模型是很难的，很大难度是infra（基础设施）。我在微软的时候，我们每个服务器都不用 ......
原理 FPGA

FPGA终于可以愉快地写代码了！Vivado和Visual Studio Code黄金搭档

如果你是一位FPGA开发者，那么你一定会对VIvado这款软件非常熟悉。但是，对于vivado兼容的第三方编辑器软件，你知道Visual Studio Code吗？这是个非常不错的选择，Visual Studio Code搭配众多插件，能让你FPGA开发如虎添翼，效率飞升！别犹豫了，赶紧来看看本文，... ......
搭档 代码 黄金 Vivado Visual

【FPGA】MIG IP核使用时出现的问题

我在使用MIG IP核进行数据的读写的时候出现了一个问题。 我使用了两个数据生成器来生成写入DDR的数据，它们两个写入的时序一模一样，但是数据读出的时候发现其中一个数据生成器的第一个数据并没有写进去。 截图如下， 使用自己写的conv_data_generator生成的数据 （输入时序） （输出时序 ......
问题 FPGA MIG

【FPGA】vivado使用时的问题汇总

今天在使用vivado的时候，出现了之前的错误，但是我忘记了解决方案，只能再去网上找方法。所以我建了个这个问题汇总博客，以后再碰到问题可以先来这里翻一翻。 1、MIG IP核在重新打开工程的时候会丢失一些文件，导致无法仿真，需要重新生成一遍IP核才能够正常使用。 同样的，在Open IP Examp ......
vivado 问题 FPGA

【FPGA 仿真和调试脚本】常用系统任务

一、显示任务$display和$write 系统显示任务$display和$write在仿真测试中是最为常用的信息显示方式。$display和$write任务最主要的区别在于，$display在一次输出后会自动换行，而$write则不会，他们的其他用法格式基本类似。 【语法结构】 【任务名】（“【可 ......
脚本 常用 任务 系统 FPGA

【FPGA】 DDR读写

前两个礼拜搞来一个用MIG IP核读写的DDR的程序本来已经能够跑起来了。今天试了下， init_calib_complete信号一直拉不高，看了半天才知道是仿真时间不够。 记录一下init_calib_complete 拉高的时间点 110us左右，省的下次继续走弯路。(输入时钟频率为100MHz ......
FPGA DDR

FPGA中左移和右移的区别，以及逻辑右移和算术右移

（1）>>>（算术右移）与>>（逻辑右移）的区别： 逻辑右移就是不考虑符号位，右移一位，左边补零即可。算术右移需要考虑符号位，右移一位，若符号位为1，就在左边补1,；否则，就补0。所以算术右移也可以进行有符号位的除法，右移,n位就等于除2的n次方。 例如，8位二进制数11001101分别右移一位。逻 ......
中左 算术 逻辑 FPGA

基于FPGA的AES加密解密vivado仿真,verilog开发,包含testbench

1.算法描述 AES, 高级加密标准, 是采用区块加密的一种标准, 又称Rijndael加密法. 严格上来讲, AES和Rijndael又不是完全一样, AES的区块长度固定为128比特, 秘钥长度可以是128, 192或者256. Rijndael加密法可以支持更大范围的区块和密钥长度, Rijn ......
加密解密 testbench verilog vivado FPGA

带源码的FPGA IP开源网站

转载自：https://mp.weixin.qq.com/s/mNBhf3_-1zRFwUgaQmWYEQ 1、fpga4fun https://www.fpga4fun.com/ 你能在这个网站上找到什么？ 您可以找到信息页面，以及使用 FPGA 板构建的 FPGA 项目。 注重点：项目。 2、O ......
源码 网站 FPGA

FPGA verilog can mcp2515 altera xilinx工程 代码 程序

FPGA verilog can mcp2515 altera xilinx工程 代码 程序 ...altera、xilinx工程 均提供 ...标准帧、扩展帧 均提供 ...提供仿真激励文件testbench 资料包清单： 1.程序：altera xilinx工程代码、Verilog testbe ......
verilog 代码 程序 altera xilinx

【FPGA】异步FIFO学习

学习FIFO的目的是为了给DDR3读写数据的时候提供缓存！ 本来想着看个FIFO IP核的使用方法算球了，但是理智告诉我不行！得深入了解！毕竟了解了FIFO的原理之后用着能更加得心应手，不是嘛？ 推荐一个CSDN上的非常牛逼的大佬：孤独的单刀。文章写的深入浅出，看着非常爽！ 传送门：异步FIFO的V ......
FPGA FIFO

【ChatGPT答】FPGA是什么及其应用、学习建议

FPGA前置知识 FPGA作为一种可编程逻辑芯片，主要用于数字电路设计和实现。因此，需要掌握一些与数字电路设计相关的知识和技能，包括： 数字电路基础知识：理解二进制、逻辑门、组合逻辑、时序逻辑、时钟、计数器、寄存器等基本概念。 Verilog或VHDL语言：这两种硬件描述语言是FPGA设计中最常用的 ......
ChatGPT 建议 FPGA

FPGA实现和ET1100通信verilog源码。 ethercat从站方案。

FPGA实现和ET1100通信verilog源码。 ethercat从站方案。YYID:34299659977307299 ......
源码 ethercat verilog 方案 FPGA

基于xilinx的FPGA在线升级程序，仅7系列以上支持

基于xilinx的FPGA在线升级程序，仅7系列以上支持YID:71500669728729663 ......
在线升级 程序 xilinx FPGA

基于FPGA的永磁同步伺服控制系统的设计，在FPGA实现了伺服电机的矢量控制

基于FPGA的永磁同步伺服控制系统的设计，在FPGA实现了伺服电机的矢量控制 基于FPGA的永磁同步伺服控制系统的设计，在FPGA实现了伺服电机的矢量控制，坐标变换，电流环，速度环，位置环，电机反馈接口，SVPWM。都是通过Verilog 语言来实现的，具有很高的研究价值。 ......
伺服电机 FPGA 矢量 控制系统 电机

基于 FPGA verilog 的 Ethercat 主站工程代码

EtherCAT 总线 demo 板介绍 一、测试架构介绍 总线部分包括 EtherCAT 协议、Canopen 协议、1588 同步协议，全部在 FPGA上实现，纯 Verilog 实现，无软核，时间精准。 FPGA 挂百兆网口串接伺服，布线简单。 支持驱动 1-32 轴，自动侦测。 CPU 和F ......
Ethercat verilog 代码 工程 FPGA

FPGA项目——基于AMBA总线的流水灯控制系统

绪论 本文将介绍一个完全用Verilog HDL手写的AMBA片上系统，项目的主题是设计一个基于AMBA总线的流水灯控制系统， 项目中所有数字电路逻辑都将通过Verilog进行RTL设计，不会调用成熟IP核， 然后利用Vivado平台对RTL模型进行仿真、综合与布线，最后在FPGA开发板上进行板级验 ......
总线 控制系统 流水 项目 系统

赛灵思FPGA匹配CMV2000,图纸资料齐全

赛灵思FPGA匹配CMV2000,图纸资料齐全，提供代码及说明，pcb等，可科研，可生产YID:694000653137636879 ......
图纸 资料 FPGA 2000 CMV

FPGA Verilog AD7606驱动代码，包含SPI模式读取和并行模式读取两种

FPGA Verilog AD7606驱动代码，包含SPI模式读取和并行模式读取两种，代码注释详细YID:6928665912784264 ......
模式 Verilog 代码 FPGA 7606

基于FPGA的永磁同步伺服控制系统的设计，在FPGA实现了伺服电机的矢量控制

基于FPGA的永磁同步伺服控制系统的设计，在FPGA实现了伺服电机的矢量控制， 坐标变换，电流环，速度环，位置环，电机反馈接口，SVPWM。 。 。 都是通过Verilog 语言来实现的，具有很高的研究价值。YID:92888660390696187 ......
伺服电机 FPGA 矢量 控制系统 电机

FPGA实现和ET1100通信verilog源码。 ethercat从站方案。

FPGA实现和ET1100通信verilog源码。 ethercat从站方案。YYID:34299659977307299 ......
源码 ethercat verilog 方案 FPGA

FPGA以SDIO模式读写SD卡源码，可移植到任何FPGA中

FPGA以SDIO模式读写SD卡源码，可移植到任何FPGA中。 在SDIO模式下，SD卡读写速率50Mbps以上。 文件里包含tb和说明文档，已经下板验证通过。YID:17200653395070926 ......
FPGA 源码 模式 SDIO

多摩川绝对值编码器CPLD FPGA通信源码 用于伺服行业开发者开发编码器接口

多摩川绝对值编码器CPLD FPGA通信源码（VHDL格式+协议+说明书） 用于伺服行业开发者开发编码器接口，对于使用FPGA开发电流环的人员具有参考价值。 适用于TS5700N8501,TS5700N8401等多摩川绝对值编码器，波特率支持2.5M和5MYID:72200641655682851 ......
编码器 编码 绝对值 开发者 源码

m使用FPGA实现基于BP神经网络的英文字母识别,开发平台为vivado2019.2,verilog编程,附带matlab辅助验证

1.算法描述 神经网络主要由处理单元、网络拓扑结构、训练规则组成。处理单元是神经网络的基本操作单元，用以模拟人脑神经元的功能。一个处理单元有多个输入、输出，输入端模拟脑神经的树突功能，起信息传递作用；输出端模拟脑神经的轴突功能，将处理后的信息传给下一个处理单元，如图1.1所示。 基本的神经处理单元其 ......
神经网络 开发平台 字母 神经 verilog

FPGA实验1 流水灯

FPGA实验1 流水灯 时钟频率与时钟周期计算 $$ f=\frac{1}{T} $$ f是频率 T是周期 时钟周期的计算 1s=1000ms=1000000us=1000000000ns 对于100kHz=100000Hz f= 1000000000/100000 =10000ns 8MHz = ......
流水 FPGA

FPGA实验—— 流水灯

FPGA实验 流水灯 时钟频率与时钟周期计算 $$ f=\frac{1}{T} $$ f是频率 T是周期 时钟周期的计算 1s=1000ms=1000000us=1000000000ns 对于100kHz=100000Hz f= 1000000000/100000 =10000ns 8MHz = 8 ......
流水 FPGA

基于FPGA的直接序列扩频通信verilog设计,包括汉明编译码,扩频解扩,同步模块以及testbench

1.算法描述 与很多的通信技术类似，扩频技术最初也应用于保密通信和制导系统等军事技术。除了在军事通信中的应用，扩频技术在无线通信领域也有发展。目前扩频通信技术已经在测距、卫星通信、GPS导航定位、移动通信、电子对抗、跟踪、遥控和蓝牙技术等方面广泛应用。扩频通信技术具有很多独特的优点：具有抗干扰能力强 ......
译码 序列 testbench 模块 verilog

【FPGA】RGMII接口

目录 1、RGMII 接口概要 2、RGMII 接口介绍 2.1 MII接口 2.2 RMII接口 2.3 GMII接口 2.4 RGMII接口 1、RGMII 接口概要以太网的通信离不开物理层 PHY 芯片的支持，以太网 MAC 和 PHY 之间有一个接口，常用的接口有MII、 RMII、 GMI ......
接口 RGMII FPGA

FPGA：乒乓球比赛模拟机的设计

简介 开发板：EGO1 开发环境：Windows10 + Xilinx Vivado 2020 数字逻辑大作业题目 7： 乒乓球比赛模拟机的设计 乒乓球比赛模拟机用发光二极管（LED）模拟乒乓球运动轨迹，是由甲乙双方参赛，加上裁判的三人游戏（也可以不用裁判）。 管脚约束代码： 点击查看代码 set_ ......
模拟机 乒乓球 FPGA
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