计数器

①时序电路的行为决定了其只能通过always 块语句实现，通过关键词“posedge”和“negedge”来捕获时钟信号的上升沿和下降沿。在always 语句块中可以使用任何可综合的标志符。

②在描述时序电路的always 块中的reg 型信号都会被综合成寄存器，这是和组合逻辑电路所不同的。

③时序逻辑中推荐使用非阻塞赋值“<=”.

④时序逻辑的敏感信号列表只需要加入所用的时钟触发沿即可，其余所有的输入和条件判断信号都不用加入，这是因为时序逻辑是通过时钟信号的跳变沿来控制的。

环形计数器

环形计数器的规则是利用一个移位寄存器右移实现，N位的环形计数器能计数的个数为N；也就是说，有N个有效的状态；

8级移位寄存器构成的环形计数器，能有8个有效状态；

总结：环形也是基于移位寄存器的计数器，对于n个移位寄存器构成的计数器，只有n个有效状态。

扭环计数器

扭环计数器规则：

扭环计数器又成约翰逊计数器，也是有移位寄存器构成，但是它与环形计数器不同的是将最低位取反后移位到最高位，约翰逊计数器的长度为N，因为移位寄存器串行输入端的信号是从反向端 ~Q取得的。经过N个时钟后，计数器的状态与初始状态刚好相反，必须再经过N个时钟后才能回到扭环原态。

可见有8个有效状态；总结：N位的扭环计数器有2N个有效状态。

，即将FF_n-1的输出Q_n-1接到FF₀的输入端D₀

计数器，顾名思义就是在时钟的节拍下进行计数.

2.1.3 N位计数器

一个简单的N位计数器的代码如下所示，这个计数器从0计数到 -1（共计数了个数，也就是N位计数器）

module count#(parameter N=8)(
input clk,
input clear,
output[N-1:0] cnt_Q
);
reg[N-1:0] cnt;
assign cnt_Q = cnt;
always@(posedge clk)

  if(clear)
    cnt <= 'h0; //同步清 0，高电平有效
  else
    cnt <= cnt+1'b1; //加法计数
endmodule

上述描述的计数器通过 clear 信号清除计数值，然后下一周期开始加 1 计数；当计数器计到能够存储的最大数值时，例如本例为 8 个 1，即 8'hff 就会自动回到 0，然后开始下一轮计数。

k计数器

如果想要实现 0~k 范围内计数，其中k ≠ 2^N ，可以将 always 语句修改为：

module count#(parameter N=8)(
input clk,
input clear,
output[N-1:0] cnt_Q
);
reg[N-1:0] cnt;
assign cnt_Q = cnt;
always@(posedge clk)
    if(clear)
        cnt <=  'h0; //同步清 0，高电平有效
    else if(cnt==K)
        cnt <= 'h0;
    else
        cnt <= cnt+1'b1; //加法计数
endmodule

不规则的计数器

这是一个53计数器，采用计到53后产生异步复位的办法实现清0，产生毛刺是必然的。

module count#(parameter N=6)(
input clk,
output[N-1:0] cnt_Q
);
reg[N-1:0] cnt;
assign cnt_Q = cnt;
wire  CLRN=~(Q==6’b110101);
always@(posedge clk or negedge CLRN)
    if(~CLRN)
        cnt <=  'h0; //同步清 0，高电平有效
    else
        cnt <= cnt+1'b1; //加法计数
endmodule

上面异步复位的办法实现清0，不仅容易产生毛刺，然而最严重的是，当计数器所有bit或相关bit均在翻转时，电路有可能出错，例如：计数器从“ 110011”－ >“110100”，由于电路延时的原因，中间会出现“ 110101”状态，导致计数器误清0。采用同步清0的办法，不仅可以有效地消除毛刺，而且能避免计数器误清0。电路如下图所示。

module count#(parameter N=6)(
input clk,
input clear,
output[N-1:0] cnt_Q
);
reg[N-1:0] cnt;
assign cnt_Q = cnt;
always@(posedge clk)
　　if(cnt==6‘b110100)
        cnt <= 'h0;
    else
        cnt <= cnt+1'b1; //加法计数
endmodule

2.1.6 递增递减计数器

前面是累加计数，下面是一个既可以递增也能递减，且具备初始值装载和复位的计数器，代码如下所示：

module updown_count#(parameter N=8)(
  input clk,
  input clear,
  input load,
  input up_down,
  input [N-1:0] preset_D,
  output[N-1:0] cnt_Q
);
reg[N-1:0] cnt;
assign cnt_Q = cnt;
always@(posedge clk)
　　if(clear)
　　　　cnt <= 'h0; //同步清 0，高电平有效
　　else if(load)
  　　 cnt <= preset_D; //同步预置
　　else if(up_down)
  　　 cnt <= cnt+1;    //加法计数
　　else
  　　 cnt <= cnt-1;    //减法计数
endmodule

带并行预置及进位输出计数器

module counter_4(
output reg [3:0]A_count, //数据输出
output   C_out，//进位输出
input [3:0]data_in,//数据输入
input count，//高电平有效的计数
input load， //高电平有效的预置
input clk，
input resetn //
);
assign C_out=count&&(~load)&&
(A_count==4’b1111);
always@(posedge clk or negedge resetn)
if(~resetn)   A_count<=4’b0000;
else if (load)  A_count<=data_in;
else if(count)  A_count<= A_count+1’b1;
else       A_count<= A_count;
endmodule