quartus verilog kicad prime
FPGA学习笔记--Verilog学习（1）
Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展现了强大的生命力与潜力。 Verilog主要特性 可采用 3 种不同的方式进行设计建模：行为级描述——使用过程化结构建模；数据流描 ......
Verilog实例化时的参数传递--#的用法
参考： Verilog实例化时的参数传递--即#的用法和defparam的用法_verilog #-CSDN博客 FPGA学习-Verilog例化说明_fpga中的例化-CSDN博客 在对参数例化时，如果模块用#例化常量，子模块也对该参数有定义时，参数实际值为顶层模块例化的值。 ......
quartus ii快速写入管脚分配方法
1.创建.tcl文件 set_location_assignment PIN_92 -to XD[4] set_location_assignment PIN_47 -to XD[3] set_location_assignment PIN_48 -to XD[2] set_location_ass ......
【Verilog】编码规范-coding sytle
目前所在单位并没有代码规范文档，以致于阅读代码很吃力，并且久而久之自己写的代码可读性也没法保证。在参考了很多资料后，决定按以下规范来写： 一、命名规范 1、文件命名 a、每个文件中只包含一个module、class、package，文件名于文件内容名称应相同。 2、module、class、pack ......
verilog仿真信号文本抓取
module textinsert #( parameter DW = 32, parameter NAME = "test.txt" ) ( input logic clk , input logic en , input logic stop , input logic [DW-1:0] dat ......
Verilog 上升沿与下降沿检测
FPGA中常用的上升沿检测和下降沿检测代码，使用的verilog hdl语言 //上升沿检测 module pose_chk(clk, in, out); input clk, in; output out; reg curr, last; always@(posedge clk) begin cu ......
Prime Time-02
Timing Constrain clk3和clk4 - 异步 clk2和clk1 - 同步 有四个clk,所以要设置四个clk的周期 latency - Net delay,走线的延时 uncertainty - clk skew和clk jitter和毛刺 transition - 时钟跳变的时 ......
Prime Time - 介绍
Prime Time是对timing进行分析 Prime Time使用的是STA方法进行分析 工具会有更新,但是核心内容是不变的 Prime Time(intro to STA) 没有PT工具的时候,check timing需要对于门级电路进行仿真,耗时时间长 PT用于静态时序分析的工具 PT工作在 ......
Verilog的可综合和不可综合
1、所有综合工具都支持的结构 module、endmodule input、output、inout parameter、wire、reg、integer、tri、supply0、supply1 assign always、negedge、posedge begin、end case、default ......
vulnhub-prime-1
vulnhub prime-1 端口扫描开的端口：80、22 扫描服务、操作系统、用默认脚本进行漏扫 扫描80端口目录主要看.php、.txt、.html、.zip sudo gobuster dir -u http://192.168.57.136 -x .php,.txt,.zip,.html ......
verilog学习笔记1
第一课的学习任务是： ①搞清楚常用语法，重点是赋值方式这部分，对应实际电路和实现的思路 ②能够写出ppt里的简单程序 ③会使用modelsim软件、编写testbench，验证自己的代码 一、数据流建模 1、连续赋值语句 格式是assign a = xxx；被赋值的变量必须是wire类型 语句定义了 ......
UBUNTU 18.04.6 的Quartus里面转换sof到rbf文件在uboot阶段加载时出错或者在kernel启动阶段卡住是什么问题？
参考Intel的 SD卡 image 设计的教程 （https://rocketboards.org/foswiki/Documentation/EmbeddedLinuxBeginnerSGuide） 确认 DE10-Nano 的 MSEL 设置为 01010，插上SD卡 给 DE10-Nano ......
UBUNTU 18.04.6 的Quartus打不开top文件 提示can't find design entity "......"
UBUNTU 18.04.6 的Quartus打不开top文件，提示： can't find design entity "......" 如果是安装ubuntu的时候选择了中文，桌面的Quartus工程打开以后会提示打不开top文件：can't find design entity "...... ......
UBUNTU 18.04.6 如何安装Quartus SOCEDS 等软件
在Intel/Altera 网站上下载了Quartus SOCEDS 的安装包以后 怎么在Linux 系统下面安装被？ 其实是跟Windows上安装是一样的，直接对着安装包双击即可进行。 如果双击没有反应，那就右击选择属性： 然后把上面那个复选框选上即可。 如果这样操作以后 双击还是没有反应，那么就 ......
verilog设计行为仿真和时序仿真不一致, 原来是敏感信号的问题
描述 最近在vivado中设计一个计算器: 28bit有符号加减法,结果出现行为仿真和时序仿真不一致情况 代码 r_a, r_b : 对计算数据a, b的寄存器存储, 也是计算器的数据输入 s_bit : 符号位 cout : 28bit计算器的进位输出 cout[27] : 最高位进位, 用来判断 ......
CF1838C No Prime Differences 题解
题意： 思路： 构造： $ n $ 行 $ m $ 列，先填奇数行，每行填 $ m $ 个，第 $ 2i - 1 $ 行依次填入 $ (i - 1) \cdot m + 1 $ ， $ (i - 1) \cdot m + 2 $ ， $ ... $ ， $ i \cdot m - 1 $ ， $ i ......
m基于FPGA的OFDM系统verilog实现,包括IFFT,FFT,成型滤波以及加CP去CP,包含testbench
1.算法仿真效果 vivado2019.2仿真结果如下： CP加入，删除效果： 系统RTL结构图： 2.算法涉及理论知识概要 正交频分复用（Orthogonal Frequency Division Multiplexing，OFDM）是一种高效的无线通信技术，已经被广泛应用于无线通信领域。OFDM ......
m基于FPGA的8PSK调制解调系统verilog实现,包含testbench测试文件
1.算法仿真效果 vivado仿真结果如下： 借助matlab看8PSK的星座图： 2.算法涉及理论知识概要 随着通信技术的不断发展，相位调制技术因其高频谱效率和抗干扰能力而广泛应用于无线通信系统中。其中，8PSK（8相位相移键控）作为一种高阶调制方式，具有更高的频谱效率和更强的抗干扰能力，因此备受 ......
Verilog实现Mips五级流水CPU
MIPS 项目仓库请见https://github.com/ZhangFirst1/MIPS 使用Verilog实现的Mips CPU，实现了简易的五级流水。项目使用Vivado构建。 实现了ori、or、and、xor、sll、jal、beq、sw、lw、subu、addu指令。解决了流水线数据相 ......
【洛谷】P1217 [USACO1.5] 回文质数 Prime Palindromes
#include <stdio.h> #include <math.h> int main(){ int a,b; int num[12000]={0}; //保存回文数的数组 int al[8]={0}; //保存取余后的原位置上的数字 int i,j,k=0,ii,temp,length=0,s ......
Quartus 下载到开发板
转载请标明出处：https://www.cnblogs.com/leedsgarden/p/17855384.html 本文使用的是Quartus Lite Edition，是官方最新的免费版本，如果你使用的是旧版Quartus II，操作可能有点不同 Quartus下载和安装请见 Quartus ......
基于Quartus prime Standard的terasic的de10_nano开发板的Ubuntu 16.04环境变量配置
注意，是配置root用户的 export ROOT=/home export QUARTUS_ROOTDIR=$ROOT/intelFPGA/18.1/quartus export INTELFPGAOCLSDKROOT=$ROOT/intelFPGA/18.1/hld export PATH=$P ......
【实例】Verilog对数据进行四舍五入（round）与饱和（saturation）截位
转自 https://blog.csdn.net/yan1111112/article/details/118498533 重点： 1、正数截位：直接看截掉的最高位是不是一，是的话进一。 负数截位：截的最高位为1且其它位不全是0进一 2、饱和，也就是大于求的结果，整数变为符号位为0，其它位为1；负数 ......
verilog实现 floor, round 四舍五入 和 saturation 操作
floor, round和saturation是进行bit位削减时常用的方法，floor 和round用于削减低位，saturation用于削减高位。floor和round的区别在于，floor是将低位直接丢掉，而round则是在丢掉低位前先进行四舍五入。round和saturation的使用范例如 ......
verilog之“缩减运算符”
reg[3:0] B; reg C; assign C = &B; 相当于：C = (( B[0] & B[1] ) & B[2] ) & B[3] ; 注：其他位运算符（~, |, ^, &, ^~）都有类似用法； 参考链接：verilog之“缩减运算符”-面包板社区 (eet-china.com ......
Quartus和modelsim联合仿真流程
本实验以实现半加器为例。 1.建立half_adder文件夹和四个小文件夹 2.rtl文件夹写.v文件，即程序代码 代码实现如下： module half_addr ( input wire in_1, input wire in_2, output wire sum, output wire co ......
m基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件
1.算法仿真效果 本系统Vivado2019.2平台开发，测试结果如下： rtl结构如下： 2.算法涉及理论知识概要 8ASK（八进制振幅键控）是一种数字调制技术，它是ASK（振幅键控）的一种扩展形式。在8ASK中，信号的振幅被调制成八个不同的级别，每个级别代表三个二进制位的信息。因此，与2ASK和 ......
Less Prime素数单词
【题目描述：】 一个素数是仅有两个约数的数：其本身和数字1。例如，1, 2, 3, 5, 17, 101和10007是素数。 本题输入一个单词集合，每个单词由a-z以及A-Z的字母组成。每个字母对应一个特定的值，字母a对应1，字母b对应2，以此类推，字母z对应26；同样，字母A对应27，字母B对应2 ......