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VIVADO

vivado 教程笔记 -创建工程 - 编译 - 布局布线 - 生成bit - 下板验证

1、创建工程 工程就算创建完了。 2、 创建源文件 双击打开后，就可以敲入代码 3、语法编译、布局布线、IO配置约束 输入完一个完整代码后，先对语法进行综合分析，可直接跳过RTL ANALYSIS ，直接点击SYNTHESIS（综合） 进行布局布线 布局布线完后，IO管脚配置约束 有时可能找不到IO ......
布局 笔记 教程 vivado 工程

Vivado 的电机控制

Vivado的FPGA创建电机控制: 新建项目hack_motor,然后创建block design,最后添加 IP 库添加 MicroBlaze 处理器（运行块自动化连接，选择本地内存大小为32KB并取消选中中断控制器），AXI 定时器添加。 ......
电机 Vivado

modelsim单独仿真或与vivado联合仿真时------>不需要每次源程序更改后关闭modelsim再重启仿真的方法

### 1、参考 [链接1](https://blog.csdn.net/qq_33239106/article/details/115232844) [链接2](https://blog.csdn.net/qq_33239106/article/details/115232844) ### 2、方 ......
modelsim 源程序 方法 vivado gt

使用 Vivado 项目进行版本控制

转发一篇别人的文章： Revision Control with a Vivado Project (xilinx.com) 部分截图： ......
版本 项目 Vivado

vivado生成Bitstream报错[Vivado 12-1345] Error(s) found during DRC. Bitgen not run（Vivado 2017.4）。

写了一个很简单的程序，2-4译码器。 ```verilog module decoder2to4( input in1, in0, output reg [3:0]out ); always @ (*) begin if ({in1, in0} == 2'b00) out = 4'b1111; el ......
Vivado Bitstream vivado Bitgen 2017.4

FPGA vivado quartus 设置外挂 编辑器

1.vivado tools->settings->editor ->custom editor... C:\\pg\\Microsoft VS Code Insiders\\Code - Insiders.exe [file name] 2.quartus tools ->options-> pr ......
编辑器 quartus vivado FPGA

vivado仿真波形与配置文件的保存

一、波形文件与配置文件的说明 1、波形数据库文件（.WDB），其中包含所有的仿真数据。是vivado自动保存的文件； 因为.WDB文件自动保存的名称是一样的。如果想保存多次仿真的.WDB文件，在仿真完成后到xsim文件目录下将.WDB文件重命名，这样下一次仿真就不会覆盖这个.WDB文件。 2、波形配 ......
波形 文件 vivado

vivado仿真延迟

在做ad7274的spi接口仿真时，因为要模拟实际的板间延迟，所以给sdata添加了延迟语句 assign #30 sdata = sdata_temp 然后仿真出来的结果却发现，结果与预期不对，仔细对比后发现当延迟量#delay小于数据变化的时钟周期时，可以正常延迟传递，当#delay大于数据变化 ......
vivado

【资源优化】Vivado设计资源优化 ，查看各子模块资源占用

在FPGA开发中，资源占用和时序约束一直是主要问题。为了解决这些问题，Vivado提供了丰富的优化工具和资源占用分析工具，帮助工程师优化FPGA设计，深入了解各个子模块的资源使用情况。 本文将从资源占用的角度，介绍Vivado中如何进行FPGA设计资源优化以及查看各子模块资源占用的方法。通过使用Vi ......
资源 设计资源 模块 Vivado

【Implementation】Vivado增量编译：加速FPGA设计实现

一、Vivado增量编译概述 Vivado增量编译 （Incremental Implementation），是指针对设计中已经完成的部分，仅编译修改的部分，并在这些部分重新生成比特流，以加速设计实现的过程。简单来说，就是只更新那些被修改过的代码，而不是每次都对整个设计进行重新编译。 与传统的完全重 ......
增量 Implementation Vivado FPGA

【Implementation】Vivado实现参数设置

实现（Implementation）是FPGA设计中至关重要的环节之一。implementation是一个place和route的过程，也就是布局布线 。综合后生成的门级网表只是表示了门与门之间虚拟的连接关系，并没有规定每个门的位置以及连线的长度等。 布局布线就是一个将门级网表中的门的位置以及连线信 ......
Implementation 参数 Vivado

【Synthesis】Vivado综合参数设置

一、Vivado综合参数介绍 在Vivado中，默认情况下，综合器会根据指定的目标芯片和设定的优化策略来产生最优的电路实现方案。常用的选项都可以在下图菜单中设置。 1、flatten_hierarchy 这个参数决定了Vivado综合工具将如何控制层次结构，一般默认为rebuilt，主要有以下3个参 ......
Synthesis 参数 Vivado

【IP】vivado中IP核的Core Container特性

一、XCI和XCIX格式文件 在Vivado中生成 IP核时，一般默认是对应的IP核文件夹会生成在工程目录的.srcs/sources_1/ip路径下。这个文件夹包含了所有与该IP核相关的文件，最主要的是XCI文件，其中包含了用户配置的相关信息。 Vivado还提供了Core Container特性 ......
Container 特性 vivado Core

vivado DDR3控制器mig IP核配置

使用mig ip核控制ddr3的时候有许多配置，尤其是有很多时钟容易混淆，查了很多资料后我稍微总结了一下，可能有不太对的地方，先记录一下防止遗忘。 下面是时钟结构图，图片来源：FPGA大叔 首先要知道DDR3的一些时钟含义： 1.接口时钟：接口与外部FPGA通信的时钟。2.等效时钟：因为数据在接口双 ......
控制器 vivado DDR3 DDR mig

【FPGA】Vivado报错及解决方法[持续更新]

报错内容：[Common 17-53] User Exception: A file was added to constraint set constrs_1 after the implementation design was open. Doing "Save Constraints" wi ......
方法 Vivado FPGA

Vivado与Modelsim安装与联合仿真

## 1、版本 Vivado2020.2与Modelsim2020.4 >切记Vivado版本要与modelsim版本匹配！ ## 2、安装 ### 2.1、Vivado安装 参考[这个博客的安装过程](https://blog.csdn.net/yt15751004322/article/deta ......
Modelsim Vivado

Vivado全版本下载分享

Vivado是由Xilinx公司开发的一款用于FPGA设计和开发的综合设计环境。它包括了高层次综合（HLS）、逻辑设计、约束管理、IP核管理、仿真、综合、实现和调试等功能，支持面向最新FPGA器件的设计。 这里分享一下Vivado的电脑安装配置推荐，以及​各版本Vivado下载链接。​ 一、电脑配置 ......
版本 Vivado

关于 Vivado HLS

- 参考 - https://blog.csdn.net/qq_39507748/article/details/114411155 - https://www.cnblogs.com/dadaozhijian22/p/9523510.html *** ## 1. 用来作什么 - HLS(High ......
Vivado HLS

vivado2019.2对modelsim2019.2编译库全报错解析

最近在用vivado 2019.2编译modelsim 2019.2库时，所有库全部报错，查阅了博主们的各种解决办法，最终在一篇文章的评论中找到了解决办法，特此记录 问题描述：1、ERROR: [Vivado 12-5602] compile_simlib failed to compile for ......
2019.2 2019 modelsim vivado

vivado和questasim联合开发环境搭建

vivado2018.3与questasim10.6c联合开发环境搭建 vivado2018.3安装 略 questasim10.6.c安装 下载 链接: https://pan.baidu.com/s/1UtPk8cM5OCzgOG32opwddA?pwd=xjy1 提取码: xjy1 安装 以管 ......
questasim 环境 vivado

Verilog实现FIR低通滤波器,vivado平台开发,包含testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 FIR(Finite Impulse Response)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响 ......
滤波器 testbench Verilog vivado 平台

【Tcl脚本】Vivado清理工程，并避免误删必要的文件

一、Vivado工程文件结构 vivado工程文件目录，如下所示： 说明： project_name.cache：Vivado 软件的运行缓存 project_name.hw：所有波形文件 project_name.ip_user_files：用户关于 IP 的文件 project_name.run ......
脚本 文件 Vivado 工程 Tcl

vivado ILA更改设置

#更改检测端口 双击ila_0，可以修改检测端口数与位数。 #更改检测模块 直接代码中修改，子模块也可以调用设置的ila ip #硬件检测界面添加信号 更改检测端口后，编译过后界面并不会自动添加检测信号，可以手动添加。 ......
vivado ILA

VIVADO 进阶

原则 合适的代码风格 精准的时序约束 管理高扇出网络 层次化设计结构 处理跨时钟域设计 少而精的物理约束 选择实现策略 共享控制信号 读懂日志报告 TCL作用 代码风格 高扇出网络 高扇出网络几乎是限制 FPGA 设计实现更高性能的第一大障碍，所以我们需要很严肃地对待设计中的高扇出网络 。 repo ......
VIVADO

vivado 仿真查看内部信号

vivado仿真时默认只查看testbench里的端口。 如果想查看testbench调用模块的内部信号的仿真结果，可以如下图所示查看： 点击调用的module，右击想查看的信号->add to wave window ......
信号 vivado

vivado 使用vscode

替换vivado默认编辑器 Tools->Settings->Test Editor 选择编辑器为Custom Editor,输入 Code.exe的绝对路径 -g [file name]:[line number] ......
vivado vscode

FPGA终于可以愉快地写代码了！Vivado和Visual Studio Code黄金搭档

如果你是一位FPGA开发者，那么你一定会对VIvado这款软件非常熟悉。但是，对于vivado兼容的第三方编辑器软件，你知道Visual Studio Code吗？这是个非常不错的选择，Visual Studio Code搭配众多插件，能让你FPGA开发如虎添翼，效率飞升！别犹豫了，赶紧来看看本文，... ......
搭档 代码 黄金 Vivado Visual

【FPGA】vivado使用时的问题汇总

今天在使用vivado的时候，出现了之前的错误，但是我忘记了解决方案，只能再去网上找方法。所以我建了个这个问题汇总博客，以后再碰到问题可以先来这里翻一翻。 1、MIG IP核在重新打开工程的时候会丢失一些文件，导致无法仿真，需要重新生成一遍IP核才能够正常使用。 同样的，在Open IP Examp ......
vivado 问题 FPGA

vivado ILA ip核使用

#新建ip核心 #ip核设置 #调用ip核 根据模板在.v文件中调用ILA ip核 ......
vivado ILA

vivado分配引脚

#方法一 手动分配引脚 点击open elaborated design，在右下角会有I/O ports栏。 在package pin列分配引脚即可，在I/O std列修改电压分配。 在这个界面ctrl s会显示选项，可以保存为xdc文件。 xdc文件格式如下： set_property PACKA ......
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