526互联

固态fpga sata sataiii

m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
冗余 testbench verilog 系统 FPGA

m基于FPGA的AGC自适应增益控制系统verilog实现,包含testbench

1.算法仿真效果 Vivado2019.2仿真结果如下： 放大后可以看到： 2.算法涉及理论知识概要 数字AGC（Automatic Gain Control）是一种广泛应用于通信系统中的自动增益控制技术。它可以自动调节接收信号的增益，以使信号的强度保持在适当的范围内，从而保证接收到的信号质量。 数 ......
控制系统 testbench verilog 系统 FPGA

m基于FPGA的基础OFDM调制解调verilog实现,包括IFFT和FFT,包含testbench

1.算法仿真效果 其中Vivado2019.2仿真结果如下 2.算法涉及理论知识概要 正交频分复用（Orthogonal Frequency Division Multiplexing, OFDM）是一种多载波调制技术，其基本原理是将高速数据信号分成多个低速子载波，在每个子载波上调制数据，将所有子载 ......
testbench verilog 基础 FPGA OFDM

m基于FPGA的16QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA

Xilinx GTH 简介 ，CoaXpress FPGA PHY 部分

## 什么是GTH GTH 是Xilinx UltraScale系列FPGA上高速收发器的一种类型，本质上和其它名称如GTP, GTX等只是器件类型不同、速率有差异；GTH 最低速率在500Mbps，最高在16Gbps ![](https://img2023.cnblogs.com/blog/274 ......
CoaXpress 部分 简介 Xilinx FPGA

m基于FPGA的通信数据帧加扰解扰verilog实现,包含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog 数据 FPGA

m基于FPGA的QPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA

m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,包含载波同步

1.算法仿真效果 vivado2019.2仿真结果如下： 对比没载波同步和有载波同步的仿真效果，我们可以看到，当不存在载波同步时，数据的包络会有一个缓慢的类正弦变换，这是由于存在频偏导致的。而当加入载波同步之后，数据的包络会存在少量起伏，但数据反转的情况已经没有了， 说明频偏得到了补偿。 2.算法涉 ......
载波 testbench verilog 系统 FPGA

m基于FPGA的8点DCT变换verilog实现,包含testbench,并对比matlab的计算结果

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog 结果 matlab FPGA

高考答题卡怎么被机器识别？基于OpenCV答题卡识别模拟-米尔ARM+FPGA异构开发板

本篇测评由优秀测评者“筑梦者与梦同行”提供。 01. 前言MYD-JX8MMA7SDK发布说明 根据下图文件内容可以知道myir-image-full系统支持的功能，其支持OpenCV，也就不用在格外安装相关驱动包等，省了很多事情。 02. MYD-JX8MMA7软件评估指南 本文介绍了Python ......
答题卡 机器 OpenCV FPGA ARM

m基于FPGA的FOC控制器verilog实现,包括CLARK,PARK,PID及SVPWM,含testbench

1.算法仿真效果 Quartus II 12.1(64-Bit) ModelSim-Altera 6.6d Starter Edition 仿真结果如下： 2.算法涉及理论知识概要 整个系统的结构如下所示： 1、采集到两相电流 2、经过clarke变换后得到两轴正交电流量, 3、经过旋转变换后得到正 ......
控制器 testbench verilog CLARK SVPWM

m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA

m基于DE2-115开发板的网口UDP数据收发系统FPGA实现

1.算法仿真效果 Quartusii18.0+DE2-115开发板测试结果如下： 一个DE2-115做发射，一个DE2-115做接收 发射0010 发射1001 发射1011 2.算法涉及理论知识概要 UDP 是User Datagram Protocol的简称， 中文名是用户数据报协议，是OSI（ ......
网口 数据 系统 FPGA DE2

python爬虫——爬取中关村在线固态硬盘及可视化

一、选题背景 近年来，长江存储的技术发展可谓飞速，对市场的影响也是巨大的。 自去年长江存储192层级3D NAND闪存量产，国产存储芯片在技术上已经不输以三星为代表的国际厂商的技术水准，甚至在一些领域实现了超越性发展。 技术的突破带来的是对市场的影响，长江存储正成为改变中国SSD市场格局的最大变量。 ......
爬虫 固态 硬盘 python

通过状态机方法实现基于FPGA的维特比译码器,包含testbench测试文件

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 viterbi译码算法是一种卷积码的解码算法。优点不说了。缺点就是随着约束长度的增加算法的复杂度增加很快。约束长度N为7时要比较的路径就有64条，为8时路径变为128条。 (2<<(N-1))。所以viterbi译码 ......
译码器 译码 testbench 状态 文件

FPGA呼吸灯

呼吸灯时序图如下图所示，cnt_1us=49(即1us)时，cnt_1ms加一；当cnt_1ms=999(即1ms)时，cnt_1s加一；当cnt_1s=999(即1s)时，en翻转；要实现led逐渐由灭到亮，即led每次低电平的时间逐渐有规律的增加。利用PWM改变占空比达到实现呼吸灯。 当满足cn ......
FPGA

FPGA/ASIC中的时钟频率

FPGA中有多少个时钟频率，最大最小一般是哪些，系统时钟频率是否越高越好？系统时钟频率的限制是什么？ ASIC和FPGA时钟有什么差异，它的系统时钟频率是怎么确定的，有何限制？ 在DDIC中，Pixel Clock属于什么类型的时钟，它跟系统时钟有什么关系，它的限制是什么？ 时钟树、时钟优化？时序违 ......
时钟 频率 FPGA ASIC

m基于FPGA的RGB转ycrcb颜色空间转换算法实现,包含testbench,对比三种转换方法

1.算法仿真效果 vivado2019.2仿真结果如下： 其中1为直接乘法公式计算； 2为移位法计算； 3为分布式计算； 2.算法涉及理论知识概要 人类获得信息的主要方式是视觉,通常情况下颜色有2种描述方式,一种是RGB色度空间表示,一种是 YCbCr色度空间表示。然而,普通的R GB颜色空间对视频 ......
算法 testbench 颜色 方法 ycrcb

雷达原理与系统 第八讲 固态雷达发射机

雷达原理与系统 第八讲 固态雷达发射机 1. 雷达发射机所采用的放大器件，主要有两类—— 1). 电真空器件—— A. 早起雷达采用电真空器件放大器。 B. 自动1948年半导体二极管发明之后，晶体管使用的频率从VHF, UHF向微波波段推进，功率电平水平在不断提高。 C. 固态雷达发射机的发展就是 ......
发射机 固态 原理 系统

基于FPGA的LFSR16位伪随机数产生算法实现,可以配置不同的随机数种子和改生成多项式,包含testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 LFSR（线性反馈移位寄存器）提供了一种在微控制器上快速生成非序列数字列表的简单方法。生成伪随机数只需要右移操作和 XOR 操作。LFSR 完全由其多项式指定。例如，6千-次多项式与每个项存在用方程 x 表示6+ x ......
随机数 多项式 算法 testbench 种子

FPGA流水灯

使用Verilog语言实现8个led流水灯，源码如下： ```verilog module led_test( input clk, //50MHz input reset_n, output reg [7:0] led //output 8 leds ); reg [31:0] cnt; //计数 ......
流水 FPGA

低成本FPGA的MIPI测试GOWIN和LATTICE CROSSLINK

本次实验MIPI屏,2.0寸，分辨率是240*320 RGB888, 接口如下： 接上IO就是RST和MIPI的时钟和数据接口，另外就是电源和地。 一：GOWIN的测试方案 Gowin的案例中，首先是软件要升级到Gowin_V1.9.8以上版本。使用的是IP是mpi-tx_adanve,这个IP才支 ......
CROSSLINK 成本 LATTICE GOWIN FPGA

m基于FPGA的PID控制器实现,包含testbench测试程序,PID整定通过matlab使用RBF网络计算

1.算法仿真效果 vivado2019.2、matlab2022a仿真结果如下： 2.算法涉及理论知识概要 PID控制器产生于1915年，PID控制律的概念最早是由LYAPIMOV提出的，到目前为止，PID控制器以及改进的PID控制器在工业控制领域里最为常见。PID控制器（比例-积分-微分控制器）， ......
控制器 PID testbench 程序 matlab

m基于FPGA的LDPC最小和译码算法verilog实现,包括testbench和matlab辅助验证程序

1.算法仿真效果 matlab2022a/vivado2019.2仿真结果如下： matlab仿真： 0.5码率，H是4608×9216的矩阵。 FPGA仿真： 对比如下： 2.算法涉及理论知识概要 LDPC译码分为硬判决译码和软判决译码。 硬判决译码又称代数译码，主要代表是比特翻转（BF）译码算法 ......
译码 算法 testbench verilog 程序

基于FPGA的医学图像中值滤波verilog实现,包括testbench和MATLAB验证程序

1.算法仿真效果 matlab2022a/Vivado2019.2仿真结果如下： 通过matlab产生带噪声医学图片： FPGA仿真： 通过MATLAB读取FPGA的仿真数据，并显示滤波后图像： 2.算法涉及理论知识概要 中值滤波是一种非线性数字滤波器技术，经常用于去除图像或者其它信号中的噪声。这个 ......
中值 testbench 图像 verilog 医学

fpga 一月学习记录

# fpga 一月学习记录 4月初，导师突然接了一个fpga开发的项目，把我和另一个同学叫过来，让我们速成，学习了2个星期Verilog语法，了解了一下vivado的使用，虽然最终项目因故中止，但是一个月的fpga学习也值得记录一下。我的主要工作内容是实现一个数据接口转换，具体因为没有下板成功就不说 ......
fpga

基于状态机方法的按键消抖模块FPGA实现,包括testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 系统RTL图： 2.算法涉及理论知识概要 状态机，FSM（Finite State Machine），也称为同步有限状态机从。指的是在同步电路系统中使用的，跟随同步时钟变化的，状态数量有限的状态机，简称状态机。 状态机分类 根据状态机的输出是 ......
按键 testbench 模块 状态 方法

基于FPGA的HDB3编译码verilog实现,包括testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 数字基带信号的传输是数字通信系统的重要组成部分。在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。采用AMI码的信号交替反转，有可能出现四连零现象，这不利于接收端的定时信号提取。而HDB3码 ......
译码 testbench verilog FPGA HDB3

基于FPGA的LMS自适应滤波器verilog实现,包括testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 自适应算法是数字信号处理（DSP）的主体。它们被用于各种应用，包括声学回声消除、雷达制导系统、无线信道估计等。 自适应算法用于估算随时间变化的信号。有许多自适应算法，如递归最小二乘（RLS）和卡尔曼滤波，但最常用的是 ......
滤波器 testbench verilog FPGA LMS

关于ESXi下如何查看磁盘SMART信息(SATA & NVMe)的教程

ESXi下查看磁盘SMART比较麻烦，并且SATA协议的和NVMe协议的操作不一样，下面分别进行详细陈述 SATA——使用smartctl查看 本部分参考梦幻生命@CSDN(原文链接https://blog.csdn.net/weixin_43894988/article/details/10525 ......
磁盘 教程 SMART 信息 ESXi
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