526互联

testbench

m基于UW序列的数据帧检测,帧同步verilog实现,含testbench

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，仿真结果如下所示： 2.算法涉及理论知识概要 UW序列是一种特殊类型的伪随机二进制序列，通常用于数据帧检测和帧同步。UW序列具有以下特性： 平衡性：UW序列中的1和0的数量大致相等，确保序列具有良好的自相关性。 低互相关：不同UW序列 ......
序列 testbench verilog 数据

m基于PN序列的数据帧检测,帧同步verilog实现,含testbench

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，其中Vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 在数据通信系统中，数据帧检测与帧同步是一项重要的任务，用于确定数据传输中数据帧的起始位置和边界，以正确解析数据。基于PN（Pseudo-Noise）序列的帧同步技术 ......
序列 testbench verilog 数据

m基于FPGA的256点FFT傅里叶变换verilog实现,含testbench,不使用IP核

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，其中Vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 傅里叶变换（Fourier Transform）是一种重要的信号处理技术，用于将一个时域信号转换为频域表示，分析信号的频率成分。FFT（Fast Fourier T ......
testbench verilog FPGA 256 FFT

m基于FPGA的16QAM软解调verilog实现,含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog FPGA QAM 16

m基于FPGA的QPSK软解调verilog实现,含testbench和MATLAB辅助验证程序

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog 程序 MATLAB FPGA

m基于FPGA的256QAM调制信号产生模块verilog实现,包含testbench

1.算法仿真效果 本系统进行Vivado2019.2平台的开发，其中Vivado2019.2仿真结果如下： 将基带导入到MATLAB显示星座图： 2.算法涉及理论知识概要 256QAM调制是一种高阶调制方式，具有较高的传输速率和频谱效率。在数字通信系统中，如何产生256QAM调制信号是一个重要的问题 ......
testbench 模块 信号 verilog FPGA

m基于FPGA的各类存储器纯Verilog实现,包含testbench,包括RAM,SRAM等

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，Vivado2019.2仿真结果如下： ram SRAM 2.算法涉及理论知识概要 FPGA(Field Programmable Gate Array)是一种可编程逻辑器件，具有可重构性、高速度、低功耗等特点，被广泛应用于数字电路设 ......
存储器 testbench Verilog FPGA SRAM

m基于FPGA的带相位偏差64QAM调制信号相位估计和补偿算法verilog实现,包含testbench

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，其中Vivado2019.2仿真结果如下： 将FPGA的仿真结果导入到matlab中，显示星座图，结果如下所示： 2.算法涉及理论知识概要 在现代通信系统中，调制技术是实现高速数据传输和频谱效率优化的重要手段。其中，64QAM调制技术 ......
相位 偏差 算法 testbench 信号

m基于FPGA的1024QAM调制信号产生模块verilog实现,包含testbench

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，Vivado2019.2仿真结果如下： 将1024调制信号导入到matlab显示星座图 2.算法涉及理论知识概要 本文将详细介绍基于FPGA的1024QAM调制信号产生模块。本文将从以下几个方面进行介绍：1024QAM调制信号的基本原 ......
testbench 模块 信号 verilog FPGA

m基于FPGA的桶形移位寄存器verilog实现,包含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
寄存器 testbench verilog FPGA

m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： 仿真结果导入matlab可以看星座图： Quartusii18.0+Mo ......
载波 testbench verilog 系统 FPGA

m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： 将上面的各个信号放大，各个信号含义如下： Quartusii18.0+M ......
载波 testbench verilog 系统 DQPSK

m基于FPGA的图像Harris角点特征提取和图像配准verilog实现,包含testbench和MATLAB辅助验证

1.算法仿真效果 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition的测试结果如下： MATLAB2022a测试结果如下： 2.算法涉及理论知识概要 在计算机视觉领域中，图像特征提取和图像配准是两个基本的问题。图像特征提取是指从图像中提取出具有代表性 ......
图像 testbench 特征 verilog Harris

m基于FPGA的交织解交织系统verilog实现,包含testbench

1.算法仿真效果 其中Vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 交织解交织系统是一种数据传输技术，广泛应用于通信系统中，以提高数据传输的可靠性和抗干扰能力。该系统通过将数据在发送端进行交织处理，然后在接收端进行解交织处理，使数据的各个位分散到不同的位置上，从而降低信道噪声和干 ......
testbench verilog 系统 FPGA

m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： 分别进行2路，4路，8路，16路并行串行转换 Quartusii18.0 ......
testbench 数量 verilog 数据 系统

基于FPGA的FSK调制解调通信系统verilog实现,包含testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 频移键控是利用载波的频率变化来传递数字信息。数字频率调制是数据通信中使用较 早的一种通信方式，由于这种调制解调方式容易实现，抗噪声和抗衰减性能较强，因此在 中低速数字通信系统中得到了较为广泛的应用。 在二进制频移键控 ......
testbench verilog 系统 FPGA FSK

基于FPGA的DDS开发和实现,可修改输出正弦的频率和相位,包含testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 输出2个不同频率的正弦信号： 修改相位，得到如下所示。 2.算法涉及理论知识概要 直接数字频率合成技术 (Direct Digital Synthesis)完全不同于我们己经熟悉的直接频率合成技术和锁相环频率合成技术。直接数字频率合成技术(简 ......
正弦 相位 testbench 频率 FPGA

基于FPGA的控制参数在线实时调整的自适应PI控制器设计,包含testbench测试程序

1.算法仿真效果 这个是PI控制器，非PID控制器。 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 PID控制器（比例-积分-微分控制器），由比例单元 P、积分单元 I 和微分单元 D 组成。通过Kp， Ki和Kd三个参数的设定。PID控制器主要适用于基本线性和动态特性不随时间变 ......
控制器 实时 testbench 参数 程序

基于FPGA的图像sobel边缘提取算法实现,包含testbench和matlab验证程序

1.算法仿真效果 matlab2022a/vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 点和线是做图像分析时两个最重要的特征，而线条往往反映了物体的轮廓，对图像中边缘线的检测是图像分割与特征提取的基础。边缘检测是图像处理和计算机视觉中的基本问题，边缘检测的目的是标识数字图像中亮度 ......
算法 testbench 图像 边缘 程序

基于FPGA的FFT变换和反变换实现,使用IP核设计,包含testbench

1.算法仿真效果 VIVADO2019.2仿真结果如下： 输入信号实部和虚部 FFT变换实部和虚部 IFFT变换实部和虚部恢复原始输入数据 2.算法涉及理论知识概要 快速傅里叶变换 (fast Fourier transform), 即利用计算机计算离散傅里叶变换（DFT)的高效、快速计算方法的统称 ......
testbench FPGA FFT

m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
冗余 testbench verilog 系统 FPGA

m基于FPGA的AGC自适应增益控制系统verilog实现,包含testbench

1.算法仿真效果 Vivado2019.2仿真结果如下： 放大后可以看到： 2.算法涉及理论知识概要 数字AGC（Automatic Gain Control）是一种广泛应用于通信系统中的自动增益控制技术。它可以自动调节接收信号的增益，以使信号的强度保持在适当的范围内，从而保证接收到的信号质量。 数 ......
控制系统 testbench verilog 系统 FPGA

m基于FPGA的基础OFDM调制解调verilog实现,包括IFFT和FFT,包含testbench

1.算法仿真效果 其中Vivado2019.2仿真结果如下 2.算法涉及理论知识概要 正交频分复用（Orthogonal Frequency Division Multiplexing, OFDM）是一种多载波调制技术，其基本原理是将高速数据信号分成多个低速子载波，在每个子载波上调制数据，将所有子载 ......
testbench verilog 基础 FPGA OFDM

m基于FPGA的16QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA

m基于FPGA的通信数据帧加扰解扰verilog实现,包含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog 数据 FPGA

m基于FPGA的QPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA

m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,包含载波同步

1.算法仿真效果 vivado2019.2仿真结果如下： 对比没载波同步和有载波同步的仿真效果，我们可以看到，当不存在载波同步时，数据的包络会有一个缓慢的类正弦变换，这是由于存在频偏导致的。而当加入载波同步之后，数据的包络会存在少量起伏，但数据反转的情况已经没有了， 说明频偏得到了补偿。 2.算法涉 ......
载波 testbench verilog 系统 FPGA

m基于FPGA的8点DCT变换verilog实现,包含testbench,并对比matlab的计算结果

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog 结果 matlab FPGA

m基于FPGA的FOC控制器verilog实现,包括CLARK,PARK,PID及SVPWM,含testbench

1.算法仿真效果 Quartus II 12.1(64-Bit) ModelSim-Altera 6.6d Starter Edition 仿真结果如下： 2.算法涉及理论知识概要 整个系统的结构如下所示： 1、采集到两相电流 2、经过clarke变换后得到两轴正交电流量, 3、经过旋转变换后得到正 ......
控制器 testbench verilog CLARK SVPWM

m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA
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