asic fpga fifo
【FPGA】Vivado报错及解决方法[持续更新]
报错内容：[Common 17-53] User Exception: A file was added to constraint set constrs_1 after the implementation design was open. Doing "Save Constraints" wi ......
m基于FPGA的图像Harris角点特征提取和图像配准verilog实现,包含testbench和MATLAB辅助验证
1.算法仿真效果 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition的测试结果如下： MATLAB2022a测试结果如下： 2.算法涉及理论知识概要 在计算机视觉领域中，图像特征提取和图像配准是两个基本的问题。图像特征提取是指从图像中提取出具有代表性 ......
Hello-FPGA CoaXPress 2.0 FPGA HOST IP Core Demo User Manual
目录 Hello-FPGA CoaXPress 2.0 Host FPGA IP Core Demo 4 1 说明 4 2 设备连接 5 3 VIVADO FPGA工程 6 4 SDK工程 9 图 1‑1 VIVADO工程目录结构 4 图 1‑2 SDK工程目录结构 4 图 2‑1 ZCU102结构 ......
23-7-7工作日记 FPGA 锁存器、触发器
电平触发，输入时钟信号是使能后，输出才会随着输入数据的变化而变化数据存储的动作取决于输入时钟的上升沿或者下降沿 触发器可以构成寄存器，一个触发器可以记忆1位， 把 n 个触发器的时钟端口连接起来就能构成一个存储 n 位二进制码的寄存器。 为什么要连接时钟端口？ ......
【FPGA基础】COE文件与MIF文件使用方法
在FPGA开发中，COE文件和MIF文件是常用的存储器初始化文件。COE文件和MIF文件都用于导入存储器ROM或RAM的存储数据，但是它们的格式和语法有些不同。其中COE文件主要用于Vivado，MIF文件主要用于Altera Quartus软件。本文主要介绍COE文件和MIF文件的使用方法。 一、 ......
m基于FPGA的交织解交织系统verilog实现,包含testbench
1.算法仿真效果 其中Vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 交织解交织系统是一种数据传输技术，广泛应用于通信系统中，以提高数据传输的可靠性和抗干扰能力。该系统通过将数据在发送端进行交织处理，然后在接收端进行解交织处理，使数据的各个位分散到不同的位置上，从而降低信道噪声和干 ......
m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量
1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： 分别进行2路，4路，8路，16路并行串行转换 Quartusii18.0 ......
基于FPGA的FSK调制解调通信系统verilog实现,包含testbench
1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 频移键控是利用载波的频率变化来传递数字信息。数字频率调制是数据通信中使用较 早的一种通信方式，由于这种调制解调方式容易实现，抗噪声和抗衰减性能较强，因此在 中低速数字通信系统中得到了较为广泛的应用。 在二进制频移键控 ......
基于FPGA的DDS开发和实现,可修改输出正弦的频率和相位,包含testbench
1.算法仿真效果 vivado2019.2仿真结果如下： 输出2个不同频率的正弦信号： 修改相位，得到如下所示。 2.算法涉及理论知识概要 直接数字频率合成技术 (Direct Digital Synthesis)完全不同于我们己经熟悉的直接频率合成技术和锁相环频率合成技术。直接数字频率合成技术(简 ......
FPGA加速技术在游戏和娱乐系统中的应用：实现高效的游戏和娱乐系统
[toc] 《35. FPGA加速技术在游戏和娱乐系统中的应用：实现高效的游戏和娱乐系统》这篇文章是一篇针对FPGA加速技术在游戏和娱乐系统中的应用进行研究的文章。FPGA(可编程逻辑门阵列)是一种数字电路设计技术，它具有灵活性和可扩展性，因此在游戏和娱乐系统中得到了广泛的应用。本文将介绍FPGA加 ......
FIFO深度计算
个人导航网站：yun916831.github.io 1.1 数据突发长度(burst length) 要理解数据的突发长度，首先我们来考虑一种场景，假如模块A不间断的往FIFO中写数据，模块B同样不间断的从FIFO中读数据，不同的是模块A写数据的时钟频率要大于模块B读数据的时钟频率，那么在一段时间 ......
异步FIFO
第1章 传递多个异步信号 下文将“异步FIFO”简称为“ FIFO” 将多个信号从一个时钟域同步到另一个时钟域，并确保所有的信号都同步到新时钟域中的同一时钟周期这是一个关键问题。FIFO在设计中用于将多位数据从一个时钟域安全地传递到另一个时钟域。通过一个时钟域中的控制信号将数据存入FIFO缓存中，并 ......
有哪些ASIC加速技术可以实现低功耗运行？
[toc] 文章主题： 10. 有哪些ASIC加速技术可以实现低功耗运行？ 背景介绍：随着移动设备、物联网、云计算等应用场景的不断增长，功耗成为了一个日益重要的技术问题。为了在移动设备上实现更长时间的运行，芯片设计者需要使用各种ASIC加速技术，以实现更低的功耗和更高的性能。本篇文章将介绍一些常见的 ......
FPGA加速技术在人机交互界面中的应用及优化
[toc] 1. 引言 随着人工智能、云计算、大数据等技术的发展，人机交互界面的重要性也越来越凸显。作为用户与计算机之间的桥梁，人机交互界面的性能和效率直接影响用户的体验和使用效果。为了优化人机交互界面的性能，我们需要考虑很多因素，其中FPGA加速技术是一个比较新兴的话题。在本文中，我们将介绍FPG ......
【资料分享】Zynq-7010/7020工业评估板规格书（双核ARM Cortex-A9 + FPGA，主频766MHz）
1 评估板简介 创龙科技TLZ7x-EasyEVM是一款基于Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC评估板，处理器集成PS端双核ARM Cortex-A9 + PL端Artix-7架构28nm可编程逻辑资源，评估板由核心板和评估底板组成 ......
基于FPGA的控制参数在线实时调整的自适应PI控制器设计,包含testbench测试程序
1.算法仿真效果 这个是PI控制器，非PID控制器。 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 PID控制器（比例-积分-微分控制器），由比例单元 P、积分单元 I 和微分单元 D 组成。通过Kp， Ki和Kd三个参数的设定。PID控制器主要适用于基本线性和动态特性不随时间变 ......
运动追踪、物体跟踪。 基于FPGA的实时图像处理，使用帧间差分法实
运动追踪、物体跟踪。基于FPGA的实时图像处理，使用帧间差分法实现运动物的体实时追踪。基于Quartus和Vivado。ID:6950608754714539 ......
ASIC/FPGA异步FIFO小IP。 可用于ASIC设计和FPGA设计。 集成简单方
ASIC/FPGA异步FIFO小IP。可用于ASIC设计和FPGA设计。集成简单方便，配置灵活。其相关Feature如下所示： 1) 纯异步设计。读写时钟异步。 2) FIFO空满标志 3)支持FLUSH操作。4)FIFO深度及位宽可扩展。其中深度支持2的整数幂；位宽支持任意可配。5) 支持读写时钟 ......
FPGA串口闭环收发小程序，支持9600和115200速率，
FPGA串口闭环收发小程序，支持9600和115200速率，ID:6520608282854488 ......
基于fpga CRC校验算法实现 CRC16 CRC32可任意支持模式 CRC
基于fpga CRC校验算法实现CRC16 CRC32可任意支持模式CRC8等ID:6939608202181442 ......
fpga 以太网w5500 SPI传输80MHz，Alter FPGA verilog udp驱动源码，8个SOCKET都可用，SPI频率支持80MHZ,硬
fpga 以太网w5500 SPI传输80MHz，Alter FPGA verilog udp驱动源码，8个SOCKET都可用，SPI频率支持80MHZ,硬件验证以通过 。w5500 ip 核 w5500 软核 实测网络传输速度8.5M/s，学习必用之良品ID:1399607465825157 ......
fpga 以太网w5500 SPI传输80MHz FPGA verilog TCP客户端驱动源码，8个SOCKET都可用，SPI频率80MHZ,硬件验
fpga 以太网w5500 SPI传输80MHz FPGA verilog TCP客户端驱动源码，8个SOCKET都可用，SPI频率80MHZ,硬件验证以通过 。w5500 ip 核 w5500 软核，还有TCP服务端和UDP模式，联系联系我要那个，默认发TCP客户端。这个代码是用fpga驱动和使用 ......
fpga 以太网w5500,SPI传输80MHz， Alte A收发verilog软核 ip核源码,W5500以太网模块， 1个SOCKET，需要多个
fpga 以太网w5500,SPI传输80MHz， Alte A收发verilog软核 ip核源码,W5500以太网模块， 1个SOCKET，需要多个SOCKET的可以做为参照进行修改，从而实现多个SOCKET的使用，学习必用之良品，还有51 stm32驱动源码需要的可联系？这个代码只为描述w550 ......
FPGA sataII sataIII 固态存储 文件系统FPGA sata2 sata3 固态存储
FPGA sataII sataIII 固态存储 文件系统FPGA sata2 sata3 固态存储 1.支持xilinx全系列 FPGA器件2.提供文件系统3.提供硬件解决方案4.移植方便，相当于操作fifo接口就可以了，根据记录行程文件 ID:5510000598067161402 ......
Verilog PID调节器基于fpga的Verilog PID调节器源码
Verilog PID调节器基于fpga的Verilog PID调节器源码ID:2220597454912833 ......
FPGA verilog can mcp2515 altera xilinx工程 代码 程序 .
FPGA verilog can mcp2515 altera xilinx工程 代码 程序...altera、xilinx工程 均提供...标准帧、扩展帧 均提供...提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码、Verilog/testbench均提 ......
fpga can控制器Verilog，节省你的电路板面积 ...altera、xilinx工
fpga can控制器Verilog，节省你的电路板面积...altera、xilinx工程 均提供...标准帧、扩展帧 均提供...提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码、Verilog /testbench均提供。代码均在电路板验证，本店有对应 ......