526互联

verilog review

m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
冗余 testbench verilog 系统 FPGA

m基于FPGA的AGC自适应增益控制系统verilog实现,包含testbench

1.算法仿真效果 Vivado2019.2仿真结果如下： 放大后可以看到： 2.算法涉及理论知识概要 数字AGC（Automatic Gain Control）是一种广泛应用于通信系统中的自动增益控制技术。它可以自动调节接收信号的增益，以使信号的强度保持在适当的范围内，从而保证接收到的信号质量。 数 ......
控制系统 testbench verilog 系统 FPGA

m基于FPGA的基础OFDM调制解调verilog实现,包括IFFT和FFT,包含testbench

1.算法仿真效果 其中Vivado2019.2仿真结果如下 2.算法涉及理论知识概要 正交频分复用（Orthogonal Frequency Division Multiplexing, OFDM）是一种多载波调制技术，其基本原理是将高速数据信号分成多个低速子载波，在每个子载波上调制数据，将所有子载 ......
testbench verilog 基础 FPGA OFDM

m基于FPGA的16QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA

m基于FPGA的通信数据帧加扰解扰verilog实现,包含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog 数据 FPGA

m基于FPGA的QPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA

pullup和pulldown在verilog中的使用方法

### 0 前言 这段时间涉及到了IO-PAD，在IO-PAD的RTL的时候注意到了pullup和pulldown，对这个知识比较好奇，就研究了一下，顺便记录下来，IO-PAD的内容等我再研究研究再考虑记录吧 >_ NMOS`，这个过程叫`挽` 当`IN = 0`时，NMOS截止，PMOS导通，最终 ......
使用方法 pulldown verilog 方法 pullup

m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,包含载波同步

1.算法仿真效果 vivado2019.2仿真结果如下： 对比没载波同步和有载波同步的仿真效果，我们可以看到，当不存在载波同步时，数据的包络会有一个缓慢的类正弦变换，这是由于存在频偏导致的。而当加入载波同步之后，数据的包络会存在少量起伏，但数据反转的情况已经没有了， 说明频偏得到了补偿。 2.算法涉 ......
载波 testbench verilog 系统 FPGA

m基于FPGA的8点DCT变换verilog实现,包含testbench,并对比matlab的计算结果

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog 结果 matlab FPGA

m基于FPGA的FOC控制器verilog实现,包括CLARK,PARK,PID及SVPWM,含testbench

1.算法仿真效果 Quartus II 12.1(64-Bit) ModelSim-Altera 6.6d Starter Edition 仿真结果如下： 2.算法涉及理论知识概要 整个系统的结构如下所示： 1、采集到两相电流 2、经过clarke变换后得到两轴正交电流量, 3、经过旋转变换后得到正 ......
控制器 testbench verilog CLARK SVPWM

m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
载波 testbench verilog 系统 FPGA

Verilog中参数化信号复位置0的写法

当前面有对某信号位宽进行参数化设定: parameter ADDR_WIDTH = 3，然后后面又需要对该信号初始化时,可以这么写： always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) wr_ptr <= {ADDR ......
写法 信号 位置 参数 Verilog

Verilog笔记：function和task

一、格式/用法 function的一般格式为： function <返回值的范围> （名字） <端口说明语句> <变量类型说明语句> begin …… end endfunction 例如： function [7:0] data_rx ; input [7:0] data_in; integer ......
function Verilog 笔记 task

每天都有一点新发现：Questa的Verilog仿真

在自己的电脑里安装了Questa Intel Starter和ModelSim Starter版本，因为不熟悉Questa，但是搜索了一下，发现它和ModelSim几乎是完全一样的。准备后续尽可能多的练习Questa的使用。 在Verilog里很多教材都会提供代码和生成的电路，今早用Questa试了 ......
Verilog Questa

KiCAD加Quartus Prime的Verilog编程练习

在淘宝买了大西瓜的FPGA开发板，准备结合实物理解一下FPGA代码。为什么选择大西瓜呢，因为便宜。虽然闲鱼可能有更便宜的开发板，但我没有闲鱼的账号。 数码管部分的电路是这样的： 这对于强迫症来说，有点不太友好，正好因为不用说都知道的原因，需要练习一下KiCAD，就重画了一下，画完的效果如下： 我的强 ......
Quartus Verilog KiCAD Prime

【Verilog】陈老师的密码锁作业

### 问题定义 1. 密码锁共有12个键， 0-9的数字键， *为取消键， #为确定键 2. 开锁时，需要输入4位正确密码后，按#号键确定，密码锁可以打开，注意这里只要最后按#键前4位正确即可，密码门打开后30秒回到初始态。 3. 如果连续3次输错密码，密码门自动死锁3分钟。 4. 密码门有一个六 ......
密码锁 密码 Verilog 老师

m基于FPGA的LDPC最小和译码算法verilog实现,包括testbench和matlab辅助验证程序

1.算法仿真效果 matlab2022a/vivado2019.2仿真结果如下： matlab仿真： 0.5码率，H是4608×9216的矩阵。 FPGA仿真： 对比如下： 2.算法涉及理论知识概要 LDPC译码分为硬判决译码和软判决译码。 硬判决译码又称代数译码，主要代表是比特翻转（BF）译码算法 ......
译码 算法 testbench verilog 程序

基于FPGA的医学图像中值滤波verilog实现,包括testbench和MATLAB验证程序

1.算法仿真效果 matlab2022a/Vivado2019.2仿真结果如下： 通过matlab产生带噪声医学图片： FPGA仿真： 通过MATLAB读取FPGA的仿真数据，并显示滤波后图像： 2.算法涉及理论知识概要 中值滤波是一种非线性数字滤波器技术，经常用于去除图像或者其它信号中的噪声。这个 ......
中值 testbench 图像 verilog 医学

基于FPGA的HDB3编译码verilog实现,包括testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 数字基带信号的传输是数字通信系统的重要组成部分。在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。采用AMI码的信号交替反转，有可能出现四连零现象，这不利于接收端的定时信号提取。而HDB3码 ......
译码 testbench verilog FPGA HDB3

基于FPGA的LMS自适应滤波器verilog实现,包括testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 自适应算法是数字信号处理（DSP）的主体。它们被用于各种应用，包括声学回声消除、雷达制导系统、无线信道估计等。 自适应算法用于估算随时间变化的信号。有许多自适应算法，如递归最小二乘（RLS）和卡尔曼滤波，但最常用的是 ......
滤波器 testbench verilog FPGA LMS

02-初识Verilog

# 1.开发环境搭建 需要使用的软件: * QuartusII * ModelSim * Visio * Notepad++ # 2.初识Verilog ## 2.1 Verilog HDL简介 * Verilog HDL是一种硬件描述语言,以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表 ......
Verilog 02

基于FPGA的Hamming编译码verilog开发实现,包括testbench测试程序

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 汉明码（Hamming Code），是在电信领域的一种线性调试码，以发明者理查德·卫斯里·汉明的名字命名。汉明码在传输的消息流中插入验证码，当计算机存储或移动数据时，可能会产生数据位错误，以侦测并更正单一比特错误。由 ......
译码 testbench Hamming verilog 程序

基于FPGA的16QAM调制器verilog实现,包括testbench,并通过MATLAB显示FPGA输出信号的星座图

1.算法仿真效果 matlab2022a/vivado2019.2仿真结果如下： 将FPGA仿真的数据导出，然后在matlab中将数据通过噪声之后，可以得到如下的星座图效果。 fpga工程版本信息： <?xml version="1.0" encoding="UTF-8"?> <!-- Produc ......
调制器 FPGA testbench 信号 verilog

基于FPGA的低通滤波器,通过verilog实现并提供testbench测试文件

1.算法仿真效果 matlab2022a仿真结果如下： 2.算法涉及理论知识概要 FIR(Finite Impulse Response)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应 ......
滤波器 testbench verilog 文件 FPGA

基于FPGA的FSK调制解调系统verilog开发

1.算法仿真效果 VIVADO2019.2仿真结果如下： 2.算法涉及理论知识概要 频移键控是利用载波的频率变化来传递数字信息。数字频率调制是数据通信中使用较 早的一种通信方式，由于这种调制解调方式容易实现，抗噪声和抗衰减性能较强，因此在 中低速数字通信系统中得到了较为广泛的应用。 在二进制频移键控 ......
verilog 系统 FPGA FSK

Verilog实现FIR低通滤波器,vivado平台开发,包含testbench

1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 FIR(Finite Impulse Response)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响 ......
滤波器 testbench Verilog vivado 平台

verilog语法：for与generate...for

1 for循环 for循环必须在always块内使用，对应的always块内的变量需声明为reg类型。 verilog的for和C语言的for的不同点：C语言的for里面的语句是串行执行，而verilog的for内的语句是并行执行的。例如下面的移位寄存器案例。 integer i; always @ ......
语法 for generate verilog

【System Verilog】初步学习笔记

1、SV基本语法、分层验证平台、数据类型、task&function、oop(封装，继承，多态)、随机化、线程、组件内部通信（event,semaphores,mailboxes）等见https://www.cnblogs.com/xh13dream/tag/systemverilog/ 2、cov ......
Verilog 笔记 System

腾讯 Code Review 规范

推荐下自己做的 Spring Boot 的实战项目：https://github.com/YunaiV/ruoyi-vue-pro 推荐下自己做的 Spring Cloud 的实战项目：https://github.com/YunaiV/onemall 为什么技术人员包括 leader 都要做 co ......
Review Code

Code Review方法论与实践

作为卓越工程文化的一部分，Code Review其实一直在进行中，只是各团队根据自身情况张驰有度，松紧可能也不一，这里简单梳理一下CR的方法和团队实践。 一、为什么要CR 提前发现缺陷 在CodeReview阶段发现的逻辑错误、业务理解偏差、性能隐患等时有发生，CR可以提前发现问题。 提高代码质量 ......
方法论 方法 Review Code
共217篇  :6/8页 首页上一页6下一页尾页