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Verilog

m基于FPGA的OFDM调制解调系统verilog实现,包括IFFT,FFT以及成型滤波器,包含testbench

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，测试结果如下 整个OFDM结构如下： 2.算法涉及理论知识概要 正交频分复用（Orthogonal Frequency Division Multiplexing, OFDM）是一种多载波调制技术，其基本原理是将高速数据信号分成多个低 ......
滤波器 testbench verilog 系统 FPGA

verilog基础语法

模块使用 模块定义加参数 module ctrl_5 #(parameter int addr_width=8, parameter int data_width=32)( input [addr_width-1:0] cmd_addr_i ); //模块例化时决定端口宽度 ctrl_5 #(.ad ......
语法 verilog 基础

System Verilog

数据类型 ​ 数据类型用来定义存储值或者用于线连接的变量 数据类型 位宽 符号 值 reg 可变 无符号 四态（0, 1, x, z） wire 可变 无符号 四态（0, 1, x, z） logic 可变 无符号 四态（0, 1, x, z） bit 1 无符号 二态（0, 1） byte 8 有 ......
Verilog System

Verilog 随机数及概率分布

转载：7.3 Verilog 随机数及概率分布 | 菜鸟教程 (runoob.com) 随机数 Verilog 中使用系统任务 $random(seed) 产生随机数，seed 为随机数种子。 seed 值不同，产生的随机数也不同。如果 seed 相同，产生的随机数也是一样的。 可以为 seed 赋 ......
随机数 概率 Verilog

verilog语法

状态 verilog中对于状态的描述一共有四个 1：高电平 0：低电平 x：未知，可以是高电平也可以是低电平 z：高阻态，悬空状态 进制 verilog的进制和其他语言有很大的不同 二进制：4'b0101表示四位二进制的0101 十进制：4'd2表示四位十进制的2 十六进制：4'ha表示四位十六进制 ......
语法 verilog

Verilog阻塞和非阻塞赋值引申出的原则分析

原则1：时序电路建模时，用非阻塞赋值。 原则2：锁存器电路建模时，用非阻塞赋值。 原则3：用always块写组合逻辑时，采用阻塞赋值。 原则4：在同一个always块中同时建立时序和组合逻辑电路时，用非阻塞赋值。 原则5：在同一个always块中不要同时使用非阻塞赋值和阻塞赋值。 原则6：不要在多个 ......
原则 Verilog

m基于FPGA的costas环载波同步verilog实现,包含testbench,可以修改频偏大小

1.算法仿真效果 其中Vivado2019.2仿真结果如下： 没有costas环，频偏对基带数据的影响 加入costas环的基带数据 2.算法涉及理论知识概要 Costas环是一种用于载波同步的常见方法，特别是在调制解调中，它被广泛用于解调相位调制信号，如二进制调相（BPSK）或四进制调相（QPSK ......
载波 testbench 大小 verilog costas

Verilog实现定点乘法器

# 实验目的 - 理解定点乘法的不同实现算法的原理，掌握基本实现算法。 - 熟悉并运用 Verilog 语言进行电路设计。 - 为后续设计 CPU 的实验打下基础。 # 实验内容 定点乘法器有多种实现，实验要求实现迭代乘法器，其结构如图所示。 ![](https://pic.imgdb.cn/ite ......
乘法器 乘法 定点 Verilog

数字IC习题2--verilog阻塞、非阻塞、延迟的用法

详细的verilog阻塞、非阻塞、延迟的用法概念见以下链接 https://zhuanlan.zhihu.com/p/175078300https://zhuanlan.zhihu.com/p/423993521 本文主要讲述这道笔试题解题思路： 【例题1】 module b1; integer A ......
习题 verilog 数字

System Verilog中的各种数据结构总结，automatic/static的用法

想到什么说什么 # 首先先总结System Verilog一些约定俗成的规定： 1. 硬件中的端口用logic来表示，而在软件中就可以使用二值变量int # 在验证平台中常用的数据结构分为这以下四种 1. 定宽数组，也就是数组的长度是确定的。 * 遍历时，最好用foreach，这样阅读性很高，但也可 ......
数据结构 automatic Verilog 结构 数据

m基于FPGA的多径信道模拟verilog实现,包含testbench,可配置SNR,频偏,多径增益和多径延迟

1.算法仿真效果 其中Vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 瑞利分布是一个均值为0，方差为σ²的平稳窄带高斯过程，其包络的一维分布是瑞利分布。其表达式及概率密度如图所示。瑞利分布是最常见的用于描述平坦衰落信号接收包络或独立多径分量接受包络统计时变特性的一种分布类型。两个正 ......
信道 testbench verilog FPGA SNR

m基于FPGA的高斯白噪声信道模拟系统verilog实现,包含testbench,可以配置不同的SNR和频偏

1.算法仿真效果 vivado2019.2仿真结果如下： SNR=0db，无频偏 SNR=5db，无频偏 SNR=25db，无频偏 SNR=45db，带频偏 2.算法涉及理论知识概要 高斯白噪声信道在通信系统中具有重要意义，模拟此类信道有助于评估系统性能。本文提出的FPGA实现系统可以灵活地模拟不同 ......
信道 噪声 testbench verilog 系统

写Verilog通用模块的技巧----持续更新

在编写代码为了能够方便移植或者说为了一劳永逸，往往会考虑把模块代码写得更加的通用。比如可以进行传参配置，这里主要是通过位宽传参。笔者写过不少的代码，觉得写通用模块代码需要思考挺长的时间去处理数据赋值之类的，需要总结出公式才能使代码通用，为了方便查找，这里就总结下笔者常用到的一些写法，大部分的通用代码 ......
模块 Verilog 技巧

【Verilog】一文带你了解verilog基础语法

Verilog很简单，always..if..else走天下。 ——鲁迅 前言 虽说verilog很简单，简单到always..if..else走天下。 但是也会有不知道怎么写代码的尴尬场景。代码也写了不少了，回过头来，再来继续学习Verilog，整理再出发！ 大概思路：基础语法——高级语法——Ve ......
语法 Verilog verilog 基础

verilog阻塞赋值非阻塞赋值和组合时序逻辑

阻塞赋值= 非阻塞赋值<= 具体可参考https://blog.csdn.net/Times_poem/article/details/52032890 基本原则： 1.时序逻辑一定要用非阻塞赋值<=，且敏感列表中有posedge就用<= 2.组合逻辑一定要用阻塞赋值=，敏感列表没有posedge就 ......
时序 逻辑 verilog

verilog中端口定义方式以及如何使用变量

一、module端口定义方式 目前有两种方式能够对module端口进行定义， 第一种是我目前使用比较多的，把I/O说明写在端口声明语句里，方式A： 1 module block( 2 input a,b, 3 output c,d 4 ); 5 6 assign c=a|b; 7 assign d= ......
变量 端口 verilog 方式

m基于双UW序列的数据帧检测verilog实现,含testbench

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，仿真结果如下： 2.算法涉及理论知识概要 "基于双UW序列的数据帧检测Verilog实现"是一种数字电路设计方案，旨在实现数据通信中的数据帧检测功能。该方案采用双UW（Unambiguous Word）序列作为同步序列，通过硬件描述语 ......
序列 testbench verilog 数据

m基于双PN序列的数据帧检测,帧同步verilog实现,含testbench

1.算法仿真效果 本系统进行Vivado2019.2平台的开发，其中Vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 基于双PN序列的数据帧检测和帧同步是一种在通信系统中常用的技术，用于确保接收端正确地识别和解析传输的数据帧。在本文中，我将详细介绍基于双PN序列的数据帧检测的数学原理 ......
序列 testbench verilog 数据

m基于UW序列的数据帧检测,帧同步verilog实现,含testbench

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，仿真结果如下所示： 2.算法涉及理论知识概要 UW序列是一种特殊类型的伪随机二进制序列，通常用于数据帧检测和帧同步。UW序列具有以下特性： 平衡性：UW序列中的1和0的数量大致相等，确保序列具有良好的自相关性。 低互相关：不同UW序列 ......
序列 testbench verilog 数据

m基于PN序列的数据帧检测,帧同步verilog实现,含testbench

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，其中Vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 在数据通信系统中，数据帧检测与帧同步是一项重要的任务，用于确定数据传输中数据帧的起始位置和边界，以正确解析数据。基于PN（Pseudo-Noise）序列的帧同步技术 ......
序列 testbench verilog 数据

m基于FPGA的256点FFT傅里叶变换verilog实现,含testbench,不使用IP核

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，其中Vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 傅里叶变换（Fourier Transform）是一种重要的信号处理技术，用于将一个时域信号转换为频域表示，分析信号的频率成分。FFT（Fast Fourier T ......
testbench verilog FPGA 256 FFT

sublime配置Verilog环境

官网下载sublime 进入界面CTRL+shift+p，点击第一个，等待一会出现另一个搜索框 输入Chinese Localizations 汉化 输入verilog，选择出现的第一个即可 视图 >语法 >verilog即可自动补齐 ......
sublime Verilog 环境

Verilog-1995，2001，2005差异

1、Verilog 不同版本的差异 下图是Verilog各个阶段的关键字列表： 2、Verilog-1995 VS Verilog-2001 1、模块声明的扩展 （1） Verilog‐2001允许将端口声明和数据类型声明放在同一条语句中，例子如下： （2）Verilog‐2001中增加了ANSIC ......
差异 Verilog 1995 2001 2005

m基于FPGA的16QAM软解调verilog实现,含testbench

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog FPGA QAM 16

m基于FPGA的QPSK软解调verilog实现,含testbench和MATLAB辅助验证程序

1.算法仿真效果 本系统进行了两个平台的开发，分别是： Vivado2019.2 Quartusii18.0+ModelSim-Altera 6.6d Starter Edition 其中Vivado2019.2仿真结果如下： Quartusii18.0+ModelSim-Altera 6.6d S ......
testbench verilog 程序 MATLAB FPGA

verilog时序单元计数器

计数器 ①时序电路的行为决定了其只能通过always 块语句实现，通过关键词“posedge”和“negedge”来捕获时钟信号的上升沿和下降沿。在always 语句块中可以使用任何可综合的标志符。 ②在描述时序电路的always 块中的reg 型信号都会被综合成寄存器，这是和组合逻辑电路所不同的。 ......
时序 计数器 单元 verilog

verilog时序单元分频器

分频电路 2.2.1 简单的计数器 计数器实质是对输入的驱动时钟进行计数，所以计数器在某种意义上讲，等同于对时钟进行分频。例如一个最大计数长度为N=2^M(从0计数到N-1)的计数器，也就是寄存器位数为M,那么寄存器最高位的输出为N=2^M分频，次高位为N/2分频...例如下面的代码： module ......
分频器 时序 单元 verilog

m基于FPGA的带相位偏差16QAM调制信号相位估计和补偿算法verilog实现

1.算法仿真效果 本系统进行了Vivado2019.2平台的开发，Vivado2019.2仿真结果如下： Tttttttttttttt111112222222 将FPGA的仿真结果导入到matlab显示星座图。 Ttttttttttt333333333444444 2.算法涉及理论知识概要 从以下几 ......
相位 偏差 算法 信号 verilog

Sublime Text 插入头部注释插件【Verilog Gadget/File Header】

## 1、Verilog Gadget插件 ### 1.1、安装 直接在 *Install Package*工具栏安装即可。 ### 1.2、使用【只针对.v或者.sv文件】 在写Verilog中除了需要代码补齐外，还需要的一个功能是自动生成例化模板和自动生成可供仿真使用的TestBeach，对于输 ......
注释 头部 插件 Sublime Verilog

m基于FPGA的256QAM调制信号产生模块verilog实现,包含testbench

1.算法仿真效果 本系统进行Vivado2019.2平台的开发，其中Vivado2019.2仿真结果如下： 将基带导入到MATLAB显示星座图： 2.算法涉及理论知识概要 256QAM调制是一种高阶调制方式，具有较高的传输速率和频谱效率。在数字通信系统中，如何产生256QAM调制信号是一个重要的问题 ......
testbench 模块 信号 verilog FPGA
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